自己設(shè)計(jì)的, 手工畫電路圖. 由VHDL描述, 各個(gè)模塊由VHDL的行為級(jí)描述實(shí)現(xiàn), 但電路圖可以設(shè)計(jì), 只是嫌麻煩; 各個(gè)模塊之間是按照原始圖一點(diǎn)一點(diǎn)描述上去的. 可以工作在9600的8位數(shù)據(jù)波特率上, 并且可以自動(dòng)兼容校驗(yàn)位和結(jié)束位的長(zhǎng)度.可以實(shí)現(xiàn)數(shù)據(jù)的不間斷或有間斷傳輸. 作用是將串口數(shù)據(jù)里的有用數(shù)據(jù)提取出來并轉(zhuǎn)換成并行數(shù)據(jù)輸出.

引腳說明: total_clr為電路的總復(fù)位信號(hào), "1"復(fù)位; total_clk為總時(shí)鐘信號(hào), 可以工作在100或50MHz的外部時(shí)鐘下;

data_in為串口的數(shù)據(jù)輸出腳; data_out(0-7)為并行的信號(hào)輸出;

本電路在ActiveHDL6.1下仿真成功, 在Xilinx 6.2綜合成功; 如果使用者對(duì)于UART不了解和對(duì)串口不了解, 在使用前請(qǐng)先參考關(guān)于這些方面的一些基礎(chǔ)知識(shí)