測試程序?qū)τ谠O(shè)計功能和時序的驗證有著舉足輕重的影響，測試激勵的完備性和真實(shí)性是關(guān)鍵所在，有以下原則須遵循：

（1） 測試激勵輸入和響應(yīng)輸出采集的時序應(yīng)當(dāng)兼顧功能仿真（無延時）和時序仿真（有延時）的情況。

（2） 對于周期較多的測試，為提高效率，盡可能采用程序語句來判斷響應(yīng)與標(biāo)準(zhǔn)結(jié)果是否一致，給出成功或出錯標(biāo)志，而不是通過觀察波形來判斷。

（3） 采用基于文件的測試是很好的辦法，即由matlab或spw等系統(tǒng)工具產(chǎn)生測試數(shù)據(jù)，測試程序?qū)⑵渥x入產(chǎn)生激勵，再把響應(yīng)結(jié)果寫入到文件，再交給上述工具進(jìn)行處理或分析。

（4） 仿真器支持幾乎所有的Verilog HDL語法，而不僅僅是常用的RTL的描述，應(yīng)當(dāng)利用這一點(diǎn)使測試程序盡可能簡潔、清楚，篇幅長的要盡量采用task來描述。