標(biāo)題: pads 學(xué)習(xí)筆記 [打印本頁]
作者: a庚    時間: 2018-1-24 20:04
標(biāo)題: pads 學(xué)習(xí)筆記
2017年3月8日
1，layout中某些元件/文本選不中時，ctrl+alt+F，把相應(yīng)的層勾上就可以了。
2. 所有元件增加value小技巧：選中相應(yīng)器件，右鍵proprietary，label，會同步一堆，然后attribute中選value，就可批量顯示value文本了。
2017年5月4日
1.pcb 封裝drill 旁邊的plated 選項含義：
  孔金屬化,即孔壁沉銅以導(dǎo)通上下層
2017年5月5日
1.原理圖同步到pcb后元件不能進(jìn)行布局。原因是開了drp，處于保護(hù)狀態(tài)，命令框輸入dro即可進(jìn)行布局。
2.大電流的電源線可以通過畫覆銅框的直接用銅皮代替走線。
3.通常要在板子閑置的地方打很多過孔，減少地平面之間的阻抗。
2017年5月8日
1.畫原理圖封裝，低電平有效的pin 命名要顯示上劃線�？梢栽诿麜r用“\+管腳名”，得到這樣的效果
2017年5月10日
1.原理圖eco到pcb更新后，發(fā)現(xiàn)無法添加獨立過孔了。檢查design rules，過孔都有添加進(jìn)去，添加獨立過孔時對跳出來的彈框忽略掉，右鍵選擇net，選擇gnd網(wǎng)絡(luò)，and via，就可以加了，點確定反而加不上去
2017年7月4日
1.1.0mil = 0.025mm
25攝氏度，1oz銅厚，1mm（40mil）走線最大可承受3.5A電流
2017年7月21日
1.layout 覆銅，同一層如果有一個全局的覆銅邊框（GND），里面局部（電源）畫覆銅邊框，發(fā)現(xiàn)覆銅沒有用，可以通過調(diào)整優(yōu)先級來解決，
比如局部的電源覆銅邊框優(yōu)先級為1，全局的GND覆銅優(yōu)先級為2，這樣就可以看到局部覆銅成功了。





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