1、高速PCB設(shè)計(jì),多個(gè)信號(hào)層的敷銅在接地和接電源的分配
一般在空白區(qū)域的敷銅絕大部分情況是接地。 只是在高速信號(hào)線(xiàn)旁敷銅時(shí)要注意敷銅與信號(hào)線(xiàn)的距離， 因?yàn)樗�敷的銅會(huì)降低一點(diǎn)走線(xiàn)的特性阻抗。 也要注意不要影響到它層的特性阻抗， 例如在dual stripline的結(jié)構(gòu)時(shí)。
2、兩個(gè)常被參考的特性阻抗公式：
a.微帶線(xiàn)(microstrip)
Z={87/[sqrt(Er+1.41)]}ln[5.98H/(0.8W+T)] 其中，W為線(xiàn)寬，T為走線(xiàn)的銅皮厚度，H為走線(xiàn)到參考平面的距離，Er是PCB板材質(zhì)的介電常數(shù)(dielectric constant)。此公式必須在0.1<(W/H)<2.0及1<(Er)<15的情況才能應(yīng)用。
b.帶狀線(xiàn)(stripline)
Z=[60/sqrt(Er)]ln{4H/[0.67π(T+0.8W)]} 其中，H為兩參考平面的距離，并且走線(xiàn)位于兩參考平面的中間。此公式必須在W/H<0.35及T/H<0.25的情況才能應(yīng)用。
3、在高密度印制板上通過(guò)軟件自動(dòng)產(chǎn)生測(cè)試點(diǎn)一般情況下能滿(mǎn)足大批量生產(chǎn)的測(cè)試要求嗎？
一般軟件自動(dòng)產(chǎn)生測(cè)試點(diǎn)是否滿(mǎn)足測(cè)試需求必須看對(duì)加測(cè)試點(diǎn)的規(guī)范是否符合測(cè)試機(jī)具的要求。另外，如果走線(xiàn)太密且加測(cè)試點(diǎn)的規(guī)范比較嚴(yán)，則有可能沒(méi)辦法自動(dòng)對(duì)每段線(xiàn)都加上測(cè)試點(diǎn)，當(dāng)然，需要手動(dòng)補(bǔ)齊所要測(cè)試的地方。
4、添加測(cè)試點(diǎn)對(duì)高速信號(hào)質(zhì)量的影響
至于會(huì)不會(huì)影響信號(hào)質(zhì)量就要看加測(cè)試點(diǎn)的方式和信號(hào)到底多快而定。基本上外加的測(cè)試點(diǎn)(不用線(xiàn)上既有的穿孔(via or DIP pin)當(dāng)測(cè)試點(diǎn))可能加在線(xiàn)上或是從線(xiàn)上拉一小段線(xiàn)出來(lái)。前者相當(dāng)于是加上一個(gè)很小的電容在線(xiàn)上，后者則是多了一段分支。這兩個(gè)情況都會(huì)對(duì)高速信號(hào)多多少少會(huì)有點(diǎn)影響，影響的程度就跟信號(hào)的頻率速度和信號(hào)緣變化率(edge rate)有關(guān)。影響大小可透過(guò)仿真得知。原則上測(cè)試點(diǎn)越小越好(當(dāng)然還要滿(mǎn)足測(cè)試機(jī)具的要求)分支越短越好。
5、在若干PCB組成的系統(tǒng)，各板之間地線(xiàn)的連接
各個(gè)PCB板子相互連接之間的信號(hào)或電源在動(dòng)作時(shí)，例如A板子有電源或信號(hào)送到B板子，一定會(huì)有等量的電流從地層流回到A板子 (此為Kirchoff current law)。這地層上的電流會(huì)找阻抗最小的地方流回去。（邁威PCB設(shè)計(jì)培訓(xùn)班開(kāi)班了，培訓(xùn)完畢學(xué)員能獨(dú)立完成中等難度PCB設(shè)計(jì)項(xiàng)目，勝任PCB設(shè)計(jì)助理工程師崗位。公眾號(hào)：eqpcb_cp）所以，在各個(gè)不管是電源或信號(hào)相互連接的接口處，分配給地層的管腳數(shù)不能太少，以降低阻抗，這樣可以降低地層上的噪聲。另外，也可以分析整個(gè)電流環(huán)路，尤其是電流較大的部分，調(diào)整地層或地線(xiàn)的接法，來(lái)控制電流的走法(例如，在某處制造低阻抗，讓大部分的電流從這個(gè)地方走)，降低對(duì)其它較敏感信號(hào)的影響。