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`timescale 1ns / 1ps
/*==============================================================================
Engineer : Xjtao
Module Hierarchy : top function module
Design Name : dds_module.v
Module Name : dds_module
Project Name : test_project_top.qsf
Target Devices : Altera
Tool versions : QUARTUSII11.0/Windows XP
Description : DDS模塊實現(xiàn)將cos及sin數(shù)據(jù)產(chǎn)生，輸出頻率：(Fs*i_nco/500)MHz
Dependencies :
Revision : 0.01 - File Created
Additional Comments : ROM存儲數(shù)據(jù)的個數(shù)，fs/fmin=25/0.05=500
==============================================================================*/
module dds_module(
input i_fpga_clk ,//25MHz
input i_rst_n ,
input [8:0] i_nco ,//頻率控制字
output [7:0] o_cos ,//余弦波
output [7:0] o_sin //正弦波
);
//================================================================================
// 0、頻率控制字累加,相位累加
//================================================================================
wire [8:0] w_rom_addr ;
dds_phase_acc #(
.NCO_WIDTH (9 ), //nco配置位寬
.ADDR_WIDTH (9 ) //輸出地址位寬
)u0_dds_phase_acc (
.i_fpga_clk (i_fpga_clk ) ,
.i_rst_n (i_rst_n ) ,
.i_frq_nco (i_nco ) ,
.o_rom_addr (w_rom_addr )
);
//================================================================================
// 1、根據(jù)累加相位查找cos及sin的ROM,產(chǎn)生正余弦信號
//================================================================================
wire [7:0] w_cos ;
wire [7:0] w_sin ;
dds_cos_rom u1_dds_cos_rom(
.i_fpga_clk (i_fpga_clk) ,
.i_rst_n (i_rst_n ) ,
.i_rd_addr (w_rom_addr) ,
.o_cos (w_cos )
);
dds_sin_rom u2_dds_sin_rom(
.i_fpga_clk (i_fpga_clk) ,
.i_rst_n (i_rst_n ) ,
.i_rd_addr (w_rom_addr) ,
.o_sin (w_sin )
);
//================================================================================
// 2、 output
//================================================================================
assign o_cos = w_cos ;
assign o_sin = w_sin ;
//================================================================================
endmodule

復(fù)制代碼