標(biāo)題:
Verilog HDL實(shí)現(xiàn)數(shù)值比較器
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作者:
FuckHEU
時(shí)間:
2018-5-25 20:41
標(biāo)題:
Verilog HDL實(shí)現(xiàn)數(shù)值比較器
兩位無(wú)符號(hào)二進(jìn)制數(shù)
比較器
module Verilog(Y,A,B);
input [1:0] A ;
wire [1:0] A ;
input [1:0] B ;
wire [1:0] B ;
output [2:0] Y ;
reg [2:0] Y ;
always @ (A or B)
begin
if(A>B)
Y=3'b001;
else if (A==B)
Y=3'b010;
else
Y=3'b100;
end
endmodule
作者:
zzpsdyp
時(shí)間:
2019-12-12 08:33
這位兄弟牛逼
歡迎光臨 (http://www.torrancerestoration.com/bbs/)
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