標(biāo)題: CPLD Verilog學(xué)習(xí)筆記 [打印本頁(yè)]
作者: 1014978205@    時(shí)間: 2018-7-3 21:05
標(biāo)題: CPLD Verilog學(xué)習(xí)筆記
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先記下來(lái)：
1、不使用初始化語(yǔ)句；
2、不使用延時(shí)語(yǔ)句；
3、不使用循環(huán)次數(shù)不確定的語(yǔ)句，如：forever，while等；
4、盡量采用同步方式設(shè)計(jì)電路；
5、盡量采用行為語(yǔ)句完成設(shè)計(jì)；
6、always過(guò)程塊描述組合邏輯，應(yīng)在敏感信號(hào)表中列出所有的輸入信號(hào)；
7、所有的內(nèi)部寄存器都應(yīng)該可以被復(fù)位；
8、用戶自定義原件（UDP元件）是不能被綜合的。
一：基本
Verilog中的變量有線網(wǎng)類(lèi)型和寄存器類(lèi)型。線網(wǎng)型變量綜合成wire，而寄存器可能綜合成WIRE，鎖存器和觸發(fā)器，還有可能被優(yōu)化掉。
二：verilog語(yǔ)句結(jié)構(gòu)到門(mén)級(jí)的映射
1、連續(xù)性賦值：assign
連續(xù)性賦值語(yǔ)句邏輯結(jié)構(gòu)上就是將等式右邊的驅(qū)動(dòng)左邊的結(jié)點(diǎn)。因此連續(xù)性賦值的目標(biāo)結(jié)點(diǎn)總是綜合成由組合邏輯驅(qū)動(dòng)的結(jié)點(diǎn)。Assign語(yǔ)句中的延時(shí)綜合時(shí)都將忽視。
2、過(guò)程性賦值：
過(guò)程性賦值只出現(xiàn)在always語(yǔ)句中。
阻塞賦值和非阻塞賦值就該賦值本身是沒(méi)有區(qū)別的，只是對(duì)后面的語(yǔ)句有不同的影響。
建議設(shè)計(jì)組合邏輯電路時(shí)用阻塞賦值，設(shè)計(jì)時(shí)序電路時(shí)用非阻塞賦值。
過(guò)程性賦值的賦值對(duì)象有可能綜合成wire, latch,和flip-flop，取決于具體狀況。如，時(shí)鐘控制下的非阻塞賦值綜合成flip-flop。
過(guò)程性賦值語(yǔ)句中的任何延時(shí)在綜合時(shí)都將忽略。


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