標(biāo)題: CPLD Verilog學(xué)習(xí)筆記 [打印本頁]
作者: 1014978205@    時間: 2018-7-3 21:05
標(biāo)題: CPLD Verilog學(xué)習(xí)筆記
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先記下來：
1、不使用初始化語句；
2、不使用延時語句；
3、不使用循環(huán)次數(shù)不確定的語句，如：forever，while等；
4、盡量采用同步方式設(shè)計電路；
5、盡量采用行為語句完成設(shè)計；
6、always過程塊描述組合邏輯，應(yīng)在敏感信號表中列出所有的輸入信號；
7、所有的內(nèi)部寄存器都應(yīng)該可以被復(fù)位；
8、用戶自定義原件（UDP元件）是不能被綜合的。
一：基本
Verilog中的變量有線網(wǎng)類型和寄存器類型。線網(wǎng)型變量綜合成wire，而寄存器可能綜合成WIRE，鎖存器和觸發(fā)器，還有可能被優(yōu)化掉。
二：verilog語句結(jié)構(gòu)到門級的映射
1、連續(xù)性賦值：assign
連續(xù)性賦值語句邏輯結(jié)構(gòu)上就是將等式右邊的驅(qū)動左邊的結(jié)點。因此連續(xù)性賦值的目標(biāo)結(jié)點總是綜合成由組合邏輯驅(qū)動的結(jié)點。Assign語句中的延時綜合時都將忽視。
2、過程性賦值：
過程性賦值只出現(xiàn)在always語句中。
阻塞賦值和非阻塞賦值就該賦值本身是沒有區(qū)別的，只是對后面的語句有不同的影響。
建議設(shè)計組合邏輯電路時用阻塞賦值，設(shè)計時序電路時用非阻塞賦值。
過程性賦值的賦值對象有可能綜合成wire, latch,和flip-flop，取決于具體狀況。如，時鐘控制下的非阻塞賦值綜合成flip-flop。
過程性賦值語句中的任何延時在綜合時都將忽略。


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