標(biāo)題: Verilog HDL語(yǔ)言的一些學(xué)習(xí)程序代碼分享 [打印本頁(yè)]
作者: xpk1998    時(shí)間: 2018-11-5 17:07
標(biāo)題: Verilog HDL語(yǔ)言的一些學(xué)習(xí)程序代碼分享
精通VerilogHDL語(yǔ)言編程光盤資料

（1）源代碼：本書光盤提供了第15章到第23章的實(shí)例完整的Verilog HDL程序代碼。為了方便查閱，每章實(shí)例都?xì)w檔在該章相應(yīng)的文件夾下。所有的實(shí)例文件名為：“*.v”，可以用任何文本編輯器打開并進(jìn)行編輯（例如：Xilinx的ISE集成環(huán)境、Altera的Quartus Ⅱ軟件，甚至可以用Windows記事本編輯）。

（2）圖集：隨書光盤中還有本書完整的圖片集，可以用很多圖片處理軟件打開瀏覽。例如：Windows圖片和傳真查看器、Windows畫圖工具等。

（3）原理圖：光盤中還附帶了一個(gè)Altera FPGA參考設(shè)計(jì)原理圖，用Protel 99SE打開。

文中實(shí)例都不依賴具體的器件，可以在任何廠家任何系列的FPGA/CPLD下綜合使用（如Xilinx、Altera等，只要資源充足），還可以利用Synoposy公司的工藝庫(kù)影射到ASIC，完全可以當(dāng)作軟IPCore使用，所以不需要實(shí)際的硬件。
     這里順便提供一個(gè)DVB-C信道編/解碼器的原理圖（如果用來做試驗(yàn)板的話可能不太劃算），使用的是Altera公司的Cyclone系列的FPGA（EP1C6）。

第15章 常用加法器設(shè)計(jì)
第16章 常用乘法器設(shè)計(jì)
第17章 伽羅華域GF（q）乘法器設(shè)計(jì)
第18章 除法器設(shè)計(jì)
第19章 積分梳狀濾波器(CIC)設(shè)計(jì)
第20章 CORDIC數(shù)字計(jì)算機(jī)的設(shè)計(jì)
第21章 偽隨機(jī)序列應(yīng)用設(shè)計(jì)
第22章 異步FIFO設(shè)計(jì)
第23章 RS(204,188)譯碼器的設(shè)計(jì)

精通VerilogHDL語(yǔ)言編程_光盤文件.rar

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精通VerilogHDL語(yǔ)言編程光盤資料
作者: hachiko    時(shí)間: 2018-11-7 15:55
感謝，正在學(xué)習(xí)FPGA，分享很有幫助
作者: taitaile    時(shí)間: 2018-11-9 11:32
好東西，支持一下，學(xué)習(xí)學(xué)習(xí)



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