標(biāo)題: Allegro PCB封裝各層的含義 [打印本頁]
作者: dongcy    時(shí)間: 2019-5-7 11:04
標(biāo)題: Allegro PCB封裝各層的含義
希望對(duì)大家有幫助。
Allegro中元件封裝時(shí)應(yīng)對(duì)層的含義
Class/subclass
Etch/top 焊盤（銅皮）表層
Etch/bottom 焊盤（銅皮）底層
Package geometry /Solder mask_top 阻焊表層
Package geometry /Solder mask_bottom 阻焊底層
Package geometry /Paste mask_top 鋼網(wǎng)表層
Package geometry /Paste mask_ bottom 鋼網(wǎng)底層
Package geometry/asseembly_ top； 裝配 （加器件外形，用于器件裝配參考）
Package geometry /silksereen_ top; 絲印 (加封裝外形、PIN NO.腳標(biāo)等)
REFDES/ silksereen _TOP; 絲�。ㄎ惶�(hào)）
REFDES/ asseembly _TOP; 裝配（位號(hào)）
Device Type/ asseembly _TOP; 裝配(對(duì)應(yīng)原理圖中的DEVICE值）
Device Type/Silksereen_TOP; 絲�。▽�(duì)應(yīng)原理圖中的DEVICE值）
Component Value/Silksereen_TOP 裝配（對(duì)應(yīng)原理圖中的VALUE值）
Component Value / asseembly _TOP 絲�。▽�(duì)應(yīng)原理圖中的VALUE值）
Route keepout/top/bottom/all 禁止走線表、底、所有層（一般封裝資料中提示的禁止布局的地方我們也直接用Route keepout）
Via keepout/top/bottom/all 禁止打孔表、底、所有層
Board geometry /Dimension 封裝尺寸標(biāo)注
PACKAGE GEOMETRY/PLACE_BOUND_TOP； 添加高度信息
添加高度值方法：EDIT—PROPERTIES—選擇PLACE_BOUND_TOP—找到Package Height Max—在右邊VALUE欄中填入高度值即可

完整的Word格式文檔51黑下載地址：
Allegro中元件封裝時(shí)應(yīng)對(duì)層的含義.docx (15.54 KB, 下載次數(shù): 65)


作者: xiachime    時(shí)間: 2019-9-18 10:38
總覺得絲印、裝配、place bound top這幾層可以只用一層來表示，并且也可以達(dá)到想要的功能。



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