標題: EDA設計數(shù)字頻率計（Verilog源程序） [打印本頁]
作者: 熊大946    時間: 2019-6-25 22:26
標題: EDA設計數(shù)字頻率計（Verilog源程序）
最近在做數(shù)電研究，題目為數(shù)字頻率計，要求用FPGA板子設計，為了能使51黑電子論壇能發(fā)展的更好，我也貢獻我的一份力量，希望能幫到各位。

原理：測量1s時間內待測脈沖個數(shù)從而得出待測信號的頻率。
具體模塊：
基準信號產生模塊：把50MHz分頻成1Hz

控制模塊：產生計數(shù)使能信號；產生清零信號；
計數(shù)模塊：通過從控制模塊輸入進來的使能信號和清零信號能從0000~1001計數(shù)（8421碼），并能產生進位；
鎖存模塊：把計數(shù)結果鎖存；使顯示模塊能穩(wěn)定顯示結果
顯示模塊：通過數(shù)碼管顯示，位選是用的外部電路138譯碼器，段選是一個四位二進制碼（8421碼）
待測信號：由于本人沒有函數(shù)信號發(fā)生器所以就把50MHz分成900Hz作為待測信號來驗證該系統(tǒng)能否正確測量，也可以把該模塊刪掉，把輸出口接一個input，就可以測量外部信號了，

由于板子資源有限，而我的程序有點復雜，不是很簡潔，所以只能顯示四位結果，即量程為0~9999Hz。板子上有8位數(shù)碼管，理論上可以顯示8位結果，即量程為0~99999999Hz。另外我準備用modelsim仿真各個模塊，在我仿真完控制模塊后遇到了問題，其他幾個模塊仿真不出來，只有控制模塊可以仿真，其他幾個寫了激勵信號，而且都賦了初值，但是輸出結果一直是高阻態(tài)（顯示紅線），希望各位朋友能教教我（本人不怎么會用modelsim）

源程序:
  1. //控制模塊
  2. module fre_ctrl(clk,rst,count_en,count_clr,load);
  3. input clk,rst;
  4. output count_en,count_clr,load;
  5. reg count_en=0;
  6. reg load=0;
  7. always@(posedge clk)
  8.         begin if(rst)begin count_en<=0;load<=1;end
  9.         else begin count_en<=~count_en;
  10.                                 load<=count_en;
  11.                   end
  12.         end
  13.         assign count_clr=(~clk)&load;
  14.         endmodule


  17. //計數(shù)模塊
  18. module count10(out,cout,en,clr,clk);
  19. input en,clr,clk;
  20. output[3:0] out;
  21. output cout;
  22. reg[3:0] out;
  23. always @(negedge clk or posedge clr)
  24. begin if(clr) out<=0;//計數(shù)清零
  25. else if(en)
  26. begin if(out==9)
  27.                 out=0;
  28. else out<=out+1;//計數(shù)
  29. end
  30. end
  31. assign cout=((out==9)&en)?1:0;
  32. endmodule

  34. //鎖存模塊
  35. module latch_16(qo,din,load);
  36. input load;
  37. input[15:0] din;
  38. output [15:0] qo;
  39. reg[15:0] qo;
  40. always @(posedge load)
  41. begin qo=din;end
  42. endmodule

  44. //1Hz基準信號產生模塊（該模塊是我在網上找的，可以把50MHz分成任意小于50M的頻率）
  45. module div_N(
  46. input CLK,// 基準時鐘
  47. output CLK_div_N// N分頻后得到的時鐘
  48. );
  49. wire[31:0]N=50000000;// N為分頻系數(shù),N≥2即可,N的值為CLK除以CLK_div_N后取整(四舍五入)
  50. /******************** 產生備用時鐘1 ***************/
  51. reg[31:0]cnt1;
  52. reg CLK_div_N_1;
  53. always @ (posedge CLK)
  54. begin
  55. if(N%2==0)// 如果N為偶數(shù)
  56. begin
  57. if(N==2)// 如果N為2
  58. CLK_div_N_1 <= ~CLK_div_N_1;
  59. else
  60. begin
  61. if(cnt1==(N-2)/2)
  62. begin
  63. cnt1 <= 0;
  64. CLK_div_N_1 <= ~CLK_div_N_1;
  65. end
  66. else
  67. cnt1 <= cnt1+1;
  68. end
  69. end
  70. else// 如果N為奇數(shù)
  71. begin
  72. if(cnt1==N-1)
  73. cnt1 <= 0;
  74. else
  75. cnt1 <= cnt1+1;
  76. if((cnt1==N-1) || (cnt1==(N-1)/2))
  77. CLK_div_N_1 <= ~CLK_div_N_1;
  78. else ;
  79. end
  80. end
  81. /*********************** 產生備用時鐘2 *********************/
  82. wire CLK0=(N%2)? (~CLK):0;// 如果N為偶數(shù)，備用時鐘2（CLK_div_N_2）恒為0，即不需要用到此備用時鐘
  83. reg[31:0]cnt2;
  84. reg CLK_div_N_2;
  85. always @ (posedge CLK0)
  86. begin
  87. if(cnt2==N-1)
  88. cnt2 <= 0;
  89. else
  90. cnt2 <= cnt2+1;
  91. if((cnt2==N-1) || (cnt2==(N-1)/2))
  92. CLK_div_N_2 <= ~CLK_div_N_2;
  93. end
  94. /******************** 產生最終分頻時鐘************************/
  95. assign CLK_div_N = CLK_div_N_1 | CLK_div_N_2;
  96. endmodule

  98. //待測信號（本人設置的輸出900Hz）
  99. module square(nrst,clk_in,clk_out);
  100. input wire nrst;
  101. input wire clk_in;
  102. output reg clk_out;
  103. reg [18:0]r_cnt;

  105. always @(posedge clk_in)
  106. if(nrst)
  107. begin
  108. if(r_cnt < 19'd27776)
  109. r_cnt <= r_cnt+1'b1;
  110. else begin
  111. r_cnt <= 19'b0;
  112. clk_out <= ~clk_out;
  113. end
  114. end
  115. else begin
  116. r_cnt <= 19'b0;
  117. clk_out <= 1'b0;
  118. end
  119. endmodule

  121. //數(shù)碼管顯示模塊
  122. module SMG(qo,clk,rst,se,sel);
  123. input wire clk,rst;
  124. input[15:0]qo;
  125. output reg [7:0]se;
  126. output reg [2:0]sel;
  127. reg [3:0]ge;
  128. reg [3:0]shi;
  129. reg [3:0]bai;
  130. reg [3:0]qian;
  131. reg [7:0]b;
  132. reg c;
  133. reg [25:0]q;
  134. reg [3:0]a;
  135. always@(posedge clk or negedge rst)
  136. begin

  138. if(rst==0)
  139. begin
  140. q<=0;
  141. c<=0;
  142. end
  143. else if(q==139999)
  144. begin
  145. q<=0;
  146. c<=~c;
  147. end
  148. else
  149. q<=q+1;
  150. end

  152. always@(posedge c)
  153. begin
  154.     if(a==3)
  155.     a<=0;
  156.     else
  157.     a<=a+1;
  158. end

  160. always@(*)
  161. begin
  162. case(a)
  163. 0:begin
  164. sel=3'b011;
  165. qian={qo[15],qo[14],qo[13],qo[12]};b=ge;
  166. end
  167. 1:begin
  168. sel=3'b010;
  169. bai={qo[11],qo[10],qo[9],qo[8]};b=shi;
  170. end
  171. 2:begin
  172. sel=3'b001;
  173. shi={qo[7],qo[6],qo[5],qo[4]};b=bai;
  174. end
  175. 3:begin
  176. sel=3'b000;
  177. ge={qo[3],qo[2],qo[1],qo[0]};b=qian;
  178. end
  179. default sel=3'b011;
  180. endcase
  181. end

  183. always@(posedge clk)
  184. begin
  185. case(b)
  186. 4'b0000:se=8'b0011_1111;//0
  187. 4'b0001:se=8'b0000_0110;//1
  188. 4'b0010:se=8'b0101_1011;//2
  189. 4'b0011:se=8'b0100_1111;//3
  190. 4'b0100:se=8'b0110_0110;//4
  191. 4'b0101:se=8'b0110_1101;//5
  192. 4'b0110:se=8'b0111_1101;//6
  193. 4'b0111:se=8'b0000_0111;//7
  194. 4'b1000:se=8'b0111_1111;//8
  195. 4'b1001:se=8'b0110_1111;//9
  196. endcase
  197. end

  199. endmodule
復制代碼
作者: 666GAO    時間: 2022-9-18 13:11
有測試文件嗎




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