標(biāo)題: FPGA至簡(jiǎn)設(shè)計(jì)法案例2 [打印本頁(yè)]
作者: mdy-吳偉杰    時(shí)間: 2019-7-31 09:03
標(biāo)題: FPGA至簡(jiǎn)設(shè)計(jì)法案例2
至簡(jiǎn)設(shè)計(jì)法經(jīng)典案例2
例2. 當(dāng)收到en=1后，dout間隔3個(gè)時(shí)鐘后，產(chǎn)生寬度為2個(gè)時(shí)鐘周期的高電平脈沖。
如上面波形圖所示，在第3個(gè)時(shí)鐘上升沿看到en==1，間隔3個(gè)時(shí)鐘后，dout變1，再過(guò)2個(gè)時(shí)鐘后，dout變0。
根據(jù)案例1的經(jīng)驗(yàn)，出現(xiàn)大于1的數(shù)字時(shí)，就需要計(jì)數(shù)。我們這里有數(shù)字2和3，建議的計(jì)數(shù)方式如下。
當(dāng)然，其他計(jì)數(shù)方式最終也能實(shí)現(xiàn)功能。但明德?lián)P的總結(jié)是上面方式最好，實(shí)現(xiàn)的代碼將是最簡(jiǎn)的，其他方式則稍微復(fù)雜。
接下來(lái)判斷計(jì)數(shù)器的加1條件。與案例1不同的是，計(jì)數(shù)器加1區(qū)域如下圖陰影部分，但圖中沒(méi)有任何信號(hào)來(lái)指示此區(qū)域。
為此，添加一個(gè)名字為“flag_add”的信號(hào)，剛好覆蓋了陰影部分，如下圖。
補(bǔ)充該信號(hào)后，計(jì)數(shù)器的加1條件就變?yōu)?/font>flag_add==1，并且是數(shù)5個(gè)。代碼如下：
flag_add有2個(gè)變化點(diǎn)，變1和變0。變1的條件是收到en==1，變0的條件是計(jì)數(shù)器數(shù)完了，因此代碼如下：
dout也有2個(gè)變化點(diǎn)：變1和變0。變1的條件是“3個(gè)間隔之后”，也就是“數(shù)到3個(gè)的時(shí)候”；變0的條件是數(shù)完了。代碼如下：
至此，我們完成了主體程序的設(shè)計(jì)，接下來(lái)是補(bǔ)充module的其他部分。
將module的名稱定義為my_ex2。并且我們已經(jīng)知道該模塊有4個(gè)信號(hào)：clk、rst_n、en和dout。為此，代碼如下：
其中clk、rst_n和en是輸入信號(hào)，dout是輸出信號(hào)，并且4個(gè)信號(hào)都是1比特的，根據(jù)這些信息，我們補(bǔ)充輸入輸出端口定義。代碼如下：
接下來(lái)定義信號(hào)類型。
cnt是用always產(chǎn)生的信號(hào)，因此類型為reg。cnt計(jì)數(shù)的最大值為4，需要用3根線表示，即位寬是3位。add_cnt和end_cnt都是用assign方式設(shè)計(jì)的，因此類型為wire。并且其值是0或者1，1個(gè)線表示即可。因此代碼如下：
dout是用always方式設(shè)計(jì)的，因此類型為reg。并且其值是0或者1，1根線表示即可。因此代碼如下：
flag_add是用always方式設(shè)計(jì)的，因此類型為reg。并且其值是0或者1，1根線表示即可。因此代碼如下：
至此，整個(gè)代碼的設(shè)計(jì)工作已經(jīng)完成。整體代碼如下：
1
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3
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module my_ex2(
     clk      ,
     rst_n    ,
     en       ,
     dout      
);
input    clk     ;
input    rst_n   ;
input    en      ;
output   dout    ;
reg   [ 2:0]   cnt     ;
wire           add_cnt ;
wire           end_cnt ;
reg            flag_add  ;
reg            dout    ;
always @(posedge clk or negedge rst_n)begin
    if(!rst_n)begin
        cnt <= 0;
    end
    else if(add_cnt)begin
        if(end_cnt)
            cnt <= 0;
        else
            cnt <= cnt + 1;
    end
end
assign add_cnt = flag_add==1;      
assign end_cnt = add_cnt && cnt==5-1 ;
always  @(posedge clk or negedge rst_n)begin
    if(rst_n==1'b0)begin
        flag_add <= 0;
    end
    else if(en==1)begin
        flag_add <= 1;
    end
    else if(end_cnt)begin
        flag_add <= 0;
    end
end
always  @(posedge clk or negedge rst_n)begin
    if(rst_n==1'b0)begin
        dout <= 0;
    end
    else if(add_cnt && cnt==3-1)begin
        dout <= 1;
    end
    else if(end_cnt)begin
        dout <= 0;
    end
end
endmodule
經(jīng)過(guò)這個(gè)案例，我們做一下總結(jié)：在設(shè)計(jì)計(jì)數(shù)器的時(shí)候，如果計(jì)數(shù)區(qū)域沒(méi)有信號(hào)來(lái)表示時(shí)，可補(bǔ)充一個(gè)信號(hào)flag_add。
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