標題: verilog的初始化語句遇到了問題 [打印本頁]
作者: luotaim    時間: 2019-10-17 23:31
標題: verilog的初始化語句遇到了問題
本想通過初始化initial語句，給定發(fā)送指令。從波形上看，沒有被初始化；但當我把子模塊中所對應(yīng)的地方修改后，又得到了初始化。
自己無法解釋，不知道問題處在什么地方。如果有明白的前輩，還請不吝賜教！

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修改前

修改前

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修改后

修改后

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修改前的結(jié)果

修改前的結(jié)果

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修改后的結(jié)果

修改后的結(jié)果
作者: luotaim    時間: 2019-10-17 23:33
如果有不清楚的地方，還請大家指出。文字描述的可能不清楚，看圖也許會明了些~
作者: tyrl800    時間: 2019-10-18 13:23
初始化語句只對仿真有效，下載到芯片中無效
作者: luotaim    時間: 2019-10-18 18:19
tyrl800 發(fā)表于 2019-10-18 13:23
初始化語句只對仿真有效，下載到芯片中無效

這我還真的不知道



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