標(biāo)題: 學(xué)FPGA/ASIC一點提醒 [打印本頁]
作者: chinomango    時間: 2022-3-19 11:58
標(biāo)題: 學(xué)FPGA/ASIC一點提醒
不要糾結(jié)什么VHDL，DOD的東西多半打水漂的，誰還記得ADA語言？一些專家說大規(guī)模的必須VHDL，胡說！我公司的SOC，集成40個64bit CPU的已經(jīng)在賣！microsoft，百度等用戶。
看看最前面的IC設(shè)計和工具設(shè)計公司，誰不用Verilog+system Verilog+UVM?
我們目前在大型IC的設(shè)計制造上，是閃電的速度逆流而去，差距越來越大。目前落后于印，不久可能落后于越南等一大堆我們看不上的。這是因為國際化，這里的人有機會為世界一流的公司工作，倒不是因為人笨，事實上哪里都可能出尖子，Marvell不就是印尼華人搞出來的-老婆是上海人，同是伯克利校友，白手起家。
雖然條件有限，尤其是學(xué)設(shè)計條件有限，但是學(xué)驗證測試還是有條件的，至少有些tool比較好搞。
Verilog+system Verilog+UVM！有本事的，盡早來！




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