標(biāo)題: 同步電路 [打印本頁]
作者: wangyin    時(shí)間: 2014-7-30 14:33
標(biāo)題: 同步電路
在跨時(shí)鐘域中，需要對(duì)信號(hào)同步才能保證系統(tǒng)的穩(wěn)定。同步的電路設(shè)計(jì)比較簡(jiǎn)單，只需通過2個(gè)觸發(fā)器后輸出就能達(dá)到同步的目的，同時(shí)，為了減少亞穩(wěn)態(tài)發(fā)生的概率也可通過3個(gè)觸發(fā)器即可完成。
對(duì)應(yīng)的Verilog代碼：
module sync(
sys_clk,
ext_singal,
sync_out
);

input sys_clk;
input ext_singal;
output sync_out;
reg sync_out;
reg    [1:0] sync_reg;

always @(posedge sys_clk)
begin
sync_reg <= {sync_reg[0],ext_singal};
stnc_out <= sync_reg[1];
end

endmodule
對(duì)應(yīng)的電路圖如下：







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