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標題:
Verilog語法學(xué)習(xí)（一）
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作者:
wangyin
時間:
2014-7-30 14:39
標題:
Verilog語法學(xué)習(xí)（一）
Verilog并不難，只要有一點的C語言基礎(chǔ)，你就可以開始學(xué)習(xí)它，進而不斷深入的學(xué)習(xí)FPGA。和C語言以main函數(shù)一樣，Verilog以模塊為主體,看下面一個小小的例子：
module
my_first(
sys_clk,
rst_n,
data_ina,
data_inb,
data_out
);
// 端口說明
input sys_clk;
input rst_n;
input [7:0] data_ina;
input [7:0] data_inb
output [8:0] data_out;
// 功能操作
assign data_out = data_ina + data_inb;
endmodule
整個模塊就是以
module 模塊名 和 endmodule
組成，這樣就算編寫了一個簡單的模塊了。它主要包括：
模塊的輸入（input）和輸出（output）端口聲明：簡單的說就是這個模塊對外部的相應(yīng)輸入做處理后輸出處理后的結(jié)果.上面的例子就是對2個8位寬的數(shù)據(jù)做加法后在data_out端口輸出結(jié)果。
模塊的功能：主要有3中方法可以用：a.數(shù)據(jù)流級操作，屬于組合邏輯，例如例子中的
assign
data_out =data_ina + data_inb;
只要模塊執(zhí)行，就不斷地對數(shù)據(jù)data_ina和data_inb進行加法操作并賦給data_out輸出；b.門級操作，屬于組合邏輯如：
c= a & b;
它就是一個2輸入的與門，對輸入數(shù)據(jù)做與門計算后輸出；c.行為級操作，這個用的最多，屬于時序邏輯，如：
always @(觸發(fā)的條件) 執(zhí)行操作
，簡單的說就是鎖存器或者觸發(fā)器的模型。當(dāng)觸發(fā)的條件是電平觸發(fā)時，即鎖存器模型，只要相應(yīng)的電平改變了就會執(zhí)行后面需要執(zhí)行的操作一次；而當(dāng)觸發(fā)條件是邊沿觸發(fā)時，即觸發(fā)器模型，只要用對應(yīng)的邊沿產(chǎn)生就執(zhí)行后面的操作一次。這里有一個重要的概念需要弄明白，組合邏輯是，輸入一旦改變，相應(yīng)輸出就改變；而時序邏輯是輸入改變了，需等觸發(fā)條件的到來才相應(yīng)的改變一次。但是它們的執(zhí)行是并行的，所有級都是同時執(zhí)行，這和C語言是不同的，初學(xué)者一定要弄明白。
功能的操作語法：不僅和C語言很相似，而且都是C語言里面常用的一些語法，常用的語法有： if( ),if( ) else( ),if( ) elseif( ) else，case( ),至于它和C語言的用法有什么不同，下次將詳細的講解。
作者:
wangyin
時間:
2014-7-30 14:40
Verilog的數(shù)據(jù)類型常用的是：reg和wire型。當(dāng)我們對端口申明了時，此時默認的類型是wire型。
reg型是寄存器類型，也就是再用鎖存器和觸發(fā)器時必須聲明為此類型才合法，否則就不合法，這也是我們經(jīng)常對一個輸出定義時大多需要定義為reg的原因。當(dāng)然，當(dāng)我們的輸出由組合邏輯獲得時，就不需聲明了，因為默認就是wire型而不用再申明了。wire類型就是連線類型，一般作為輸出級表達式右側(cè)的參數(shù)適用。例
module test(
sys_clk,
rst_n,
data_in,
data_outa,
data_outb
);
input data_in;
output data_outa;
output reg data_outb;
assign data_outa = data_in;
always @(posedge sys_clk)
begin
if(rst_n == 1'b0)
data_outb <= 1'b0;
else
data_outb <= data_outa;
end
endmodule
這個例子中的data_outa是默認的wire類型，它是對的，因為assign data_outa = data_in;是組合邏輯語句，不需要用寄存器保存其值；而data_outa是時序邏輯，需要寄存器保存現(xiàn)在的值，只有當(dāng)觸發(fā)條件到來時才更新寄存器中的值，所以定義為reg型，同時它的值可有wire類型的data_outa來決定，也就是一個組合邏輯的輸出作為時序的輸入，這是合法的。下次將從硬件描述語言的角度來看看 if和case語句的理解和運用。
作者:
wangyin
時間:
2014-7-30 14:40
本帖最后由 wangyin 于 2014-7-30 14:42 編輯
順序執(zhí)行語句：
if(條件語句) 執(zhí)行的語句；
即在程序執(zhí)行過程中是順序執(zhí)行的，按上下順序依次執(zhí)行。當(dāng)執(zhí)行的語句是一句語句，則不需加 begin end,否則就要加begin end,這里的begin end相當(dāng)于C語言里面的{ }，同時注意：一般一個if需與一個
else
配對，如果沒有的話則綜合的時候會生成一個隱性的鎖存器，當(dāng)有多個條件需要判斷時則用
if(條件語句) 執(zhí)行的語句
；else
if(條件語句) 執(zhí)行的語句
；.....else
(條件語句) 執(zhí)行的語句
；
道理同上面一樣，但if分支一般最多不超過3個，如果太多的話則采用case語句實現(xiàn)。
并行執(zhí)行語句：
case(
條件語句) 滿足的條件：執(zhí)行的語句......; endcase
即在程序執(zhí)行過程中是并行執(zhí)行的，滿足條件的語句同時執(zhí)行。begin end的用法同上面的一樣,也需注意：當(dāng)有缺項沒有作為條件使用時，同樣需要加
default
項，否則也會生成隱性的鎖存器，case語句主要用在狀態(tài)機的編寫中�？聪旅娴�2個例子：
用if語句實現(xiàn)的一個選擇器：
module mux(
a,
b,
sel,
out
);
input a;
input b;
input sel;
output out;
reg out;
always (sel)
begin
if(sel)
out <= a; // sel=1時，out=a
else
out <= b; // sel=0時，out=b
end
endmodule
用case語句實現(xiàn)的一個3-8譯碼器：
module yima(
data_in,
data_out,
);
input [2:0] data_in;
output [7:0] data_out;
reg [7:0] data_out;
always @(data_in)
begin
case(data_in)
3'd0: data_out <= 8'b0000_0001;
3'd1: data_out <= 8'b0000_0010;
3'd2: data_out <= 8'b0000_0100;
3'd3: data_out <= 8'b0000_1000;
3'd4: data_out <= 8'b0001_0000;
3'd5: data_out <= 8'b0010_0000;
3'd6: data_out <= 8'b0100_0000;
3'd7: data_out <= 8'b1000_0000;
endcase
end
endmodule
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