1 什么是Setup 和Holdup時間？

2 什么是競爭與冒險現(xiàn)象？怎樣判斷？如何消除？

3  用D觸發(fā)器實現(xiàn)2倍分頻的邏輯電路？.......

4  什么是"線與"邏輯，要實現(xiàn)它，在硬件特性上有什么具體要求？

5  什么是同步邏輯和異步邏輯？

6  請畫出微機接口電路中，典型的輸入設備與微機接口邏輯示意圖（數(shù)據(jù)接口、控制接口、所存器/緩沖器）。

7  你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？

8 可編程邏輯器件在現(xiàn)代電子設計中越來越重要，請問：你所知道的可編程邏輯器件有哪些？

9  試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯。

10  設想你將設計完成一個電子電路方案。請簡述用EDA軟件（如PROTEL）進行設計（包
括原理圖和PCB圖）到調試出樣機的整個過程。在各環(huán)節(jié)應注意哪些問題？

11 用邏輯門和cmos電路實現(xiàn)ab+cd

12 用一個二選一mux和一個inv實現(xiàn)異或

13 給了reg的setup,hold時間，求中間組合邏輯的delay范圍。

14 如何解決亞穩(wěn)態(tài)

15 用verilog/vhdl寫一個fifo控制器

16 用verilog/vddl檢測stream中的特定字符串

17 用mos管搭出一個二輸入與非門。

18 集成電路前段設計流程，寫出相關的工具。

19 名詞IRQ,BIOS,USB,VHDL,SDR

20  unix 命令cp -r, rm,uname

21 用波形表示D觸發(fā)器的功能

22 寫異步D觸發(fā)器的verilog module

23  What is PC Chipset?

24 用傳輸門和反向器搭一個邊沿觸發(fā)器

25 畫狀態(tài)機，接受1，2，5分錢的賣報機，每份報紙5分錢

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答案

1 什么是Setup 和Holdup時間？
建立時間(Setup Time)和保持時間（Hold time）。建立時間是指在時鐘邊沿前，數(shù)據(jù)信號需要保持不變的時間。保持時間是指時鐘跳變邊沿后數(shù)據(jù)信號需要保持不變的時間。見圖1。
如果不滿足建立和保持時間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會出現(xiàn)metastability的情況。
如果數(shù)據(jù)信號在時鐘沿觸發(fā)前后持續(xù)的時間均超過建立和保持時間，那么超過量就分別被稱為建立時間裕量和保持時間裕量。

圖1 建立時間和保持時間示意圖

2什么是競爭與冒險現(xiàn)象？怎樣判斷？如何消除？
在組合邏輯中，由于門的輸入信號通路中經(jīng)過了不同的延時，導致到達該門的時間不一致叫競爭。
產生毛刺叫冒險。
如果布爾式中有相反的信號則可能產生競爭和冒險現(xiàn)象。
解決方法：一是添加布爾式的消去項，二是在芯片外部加電容。
3  用D觸發(fā)器實現(xiàn)2倍分頻的邏輯電路？
Verilog描述：
module divide2( clk , clk_o, reset);
   input     clk , reset;
   output   clk_o;
   wire in;
reg out ;
   always @ ( posedge clk or posedge reset)
     if ( reset)
       out <= 0;
         else
           out <= in;
       assign in = ~out;
       assign clk_o = out;
     endmodule

圖形描述：

4  什么是"線與"邏輯，要實現(xiàn)它，在硬件特性上有什么具體要求？
  線與邏輯是兩個輸出信號相連可以實現(xiàn)與的功能。在硬件上，要用oc門來實現(xiàn)，由于不用oc門可能使灌電流過大，而燒壞邏輯門。
  同時在輸出端口應加一個上拉電阻。
5  什么是同步邏輯和異步邏輯？
  同步邏輯是時鐘之間有固定的因果關系。
異步邏輯是各時鐘之間沒有固定的因果關系。
6  請畫出微機接口電路中，典型的輸入設備與微機接口邏輯示意圖（數(shù)據(jù)接口、控制接口、所存器/緩沖器）。
7  你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？
  12，5，3.3
TTL和CMOS不可以直接互連，由于TTL是在0.3-3.6V之間，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V。
8 可編程邏輯器件在現(xiàn)代電子設計中越來越重要，請問：你所知道的可編程邏輯器件有哪些？
PAL，PLD，CPLD，FPGA。
9  試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯。
module dff8(clk , reset, d, q);
input        clk;
input        reset;
input  [7:0] d;
output [7:0] q;
reg   [7:0] q;
always @ (posedge clk or posedge reset)
   if(reset)
     q <= 0;
   else
     q <= d;
endmodule
10  設想你將設計完成一個電子電路方案。請簡述用EDA軟件（如PROTEL）進行設計（包
括原理圖和PCB圖）到調試出樣機的整個過程。在各環(huán)節(jié)應注意哪些問題？
  電源的穩(wěn)定上，電容的選取上，以及布局的大小。
11 用邏輯門和cmos電路實現(xiàn)ab+cd

12 用一個二選一mux和一個inv實現(xiàn)異或
13 給了reg的setup,hold時間，求中間組合邏輯的delay范圍。
Delay < period - setup - hold
14 如何解決亞穩(wěn)態(tài)
亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定時間段內達到一個可確認的狀態(tài)。當一個觸發(fā)器進入亞穩(wěn)態(tài)時，既無法預測該單元的輸出電平，也無法預測何時輸出才能穩(wěn)定在某個正確的電平上。在這個穩(wěn)定期間，觸發(fā)器輸出一些中間級電平，或者可能處于振蕩狀態(tài)，并且這種無用的輸出電平可以沿信號通道上的各個觸發(fā)器級聯(lián)式傳播下去。

這段時間去面試了幾家公司，發(fā)現(xiàn)比較大的公司相對于重視基礎問題。這里邊又有幾個問題特別的突出。他們是：同步時鐘設計、亞穩(wěn)態(tài)、異步FIFO�？梢哉f，這些個問題要是弄清楚了，就至少滿足了技術方面1/3的要求，另外的2/3是什么，我就說不清楚了。又有人發(fā)了競爭冒險毛刺的問題，不過，對于采用同步設計方法的系統(tǒng)，這些問題一般不會遇到。下面就談談我對這些問題的看法，要是你覺得看這些東西覺得類似一堆狗屎，那么恭喜你，你面試成功的機會增加了1/3；要是你你覺得阿，什么樣的牛人拉了一堆牛屎，那么不好意思，還是再去補補課把。這里推薦一本《數(shù)字設計——原理和實踐》(John F.Wakerly)的書，仔細看一遍吧。

同步時鐘設計 簡單說就是一個系統(tǒng)中（或系統(tǒng)中的一部分）都采用同一個時鐘觸發(fā)。系統(tǒng)中的(D)觸發(fā)器全部都連接到一個時鐘，而且只控制觸發(fā)器的同步端（輸入，同步置位，同步復位）。這樣的系統(tǒng)是相對于異步系統(tǒng)而言的，異步系統(tǒng)并不是不同的觸發(fā)器時鐘端連接到不同的時鐘信號的系統(tǒng)（一般的這樣叫做跨時鐘系統(tǒng)，是相對幾個較小的同步系統(tǒng)的組合），而是更本沒有了時鐘的概念，依靠和觸發(fā)器構造一樣的反饋電路組成。相對于異步系統(tǒng)，同步系統(tǒng)更好設計（異步設計則象一個魔術,類似于匯編和高級語言的關系），更容易進行時序分析(為什么要用D觸發(fā)器而不用D鎖存器)——在這里組合邏輯的競爭冒險毛刺問題都不存在了。應該說，同步系統(tǒng)最大的問題在于時鐘的偏斜(skew)。同步時鐘系統(tǒng)也存在一些涉及的技巧，這些技巧一般圍繞著降低關鍵路徑的延時和時間和空間的平衡。這些都是平衡的藝術（了解了基本的部件之后，剩下的工作就是一個字"平衡"),這里邊的方法就太具體，而且本人也知道得不多，不敢亂說了。不過，只要你用過一種方法，就可以體會到其中的精神了。

亞穩(wěn)態(tài) 這是跨時鐘設計中最基礎的一個問題(宏觀的問題是FIFO)，按照我的觀察，上論壇問問題多的一般不明白這個，請一定要注意了。 什么是亞穩(wěn)態(tài)？數(shù)字電路中的簡單雙穩(wěn)態(tài)電路就是兩個反相器首尾相連組成（加一些控制邏輯變成了鎖存器，觸發(fā)器），然而并不像名字顯示的，這種電路其實還有第三種半穩(wěn)定態(tài)——就是當兩個反相器都處于中間值得情況——這稱之為亞穩(wěn)態(tài)。我們知道反相器在非邏輯值范圍的反饋系數(shù)是相當大的，一旦因為干擾或者噪音離開了這個中心點，就會很快地進入邏輯值范圍（穩(wěn)態(tài)）。數(shù)學分析，從亞穩(wěn)態(tài)進入穩(wěn)態(tài)，正如放射元素的衰變，是一個指數(shù)的規(guī)律（為什么是指數(shù)的規(guī)律？你要是想不明白，說明你還沒有搞明白亞穩(wěn)態(tài)）。那么，亞穩(wěn)態(tài)的危害到底是什么呢？消耗功率；），其實不是（雖然亞穩(wěn)態(tài)消耗很大的功率），亞穩(wěn)態(tài)的問題在于其電平并不處于有效邏輯電平范圍內，而且在變化。這就導致與其相連其他數(shù)字部件將其作出不同的判斷（注意，不同），有的作為'1',有的作為'0'，有的也進入了亞穩(wěn)態(tài)，數(shù)字部件就會邏輯混亂。那么究竟如何避免（或者減小)亞穩(wěn)態(tài)的危險呢？注意到亞穩(wěn)態(tài)的觸發(fā)器繼續(xù)停留在亞穩(wěn)態(tài)的幾率按照指數(shù)減少，那么辦法就是等——等足夠長的時間，直到這個幾率變得小的實際上不會發(fā)生。到底需要有多長呢？有的廠商有一個數(shù)據(jù)，有的沒有，按照普通的做法，至少等一個時鐘周期——這也就是所謂的異步數(shù)據(jù)要用兩個觸發(fā)器打一下。這一段有點糊涂，不容易說明白，你看了要是覺得云里霧里，不知所云，那們你只有找一本書學習了；要是覺得作者表達不清，那么恭喜你，面試通過了的幾率增加了。關于這個問題有很多糊涂的認識，要是你的主考官和你爭論，你就順著他的意思，畢竟沒有人想找一個管教不了的手下。

異步FIFO 異步FIFO是跨時鐘域設計方法的集中體現(xiàn)，體現(xiàn)了很多的方法。不過，其中最重要的有兩點，一個就是亞穩(wěn)態(tài)，一個就是和亞穩(wěn)態(tài)類似但不相同的——多個控制/狀態(tài)信號的跨時鐘傳遞。具體地說，就是當你把一組信號傳遞到另外一個時鐘域的話，這一組信號可能因為延遲不同，這樣到達新時鐘域之后，得到的數(shù)據(jù)相差一個老時鐘域的時鐘周期。興好，對于FIFO，需要傳遞的是一個計數(shù)器，這個計數(shù)器可以編碼成格雷碼（graycode），這樣的編碼每次只變化一個位，正好解決了上面的問題(要是沒有畫過圖，最好畫一個圖看一下）。真不清楚這是怎么發(fā)明的！注意，這里其實還對格雷碼的相對延遲和相關的時鐘周期有一個要求。這就是異步FIFO中最關鍵的一點，至于指針如何控制，稍微考慮一下都很容易清楚。需要注意的事，這些東西不是用嘴能說清楚的，最好畫一個示意圖，不要因為沒有說清楚，讓主考官覺得你沒有清楚。

當然，除此之外還有很多很多的東西。比如組合邏輯的設計技巧，俺就沒有研究。比如高速布線信號完整性問題，俺也不敢多說。至于整個系統(tǒng)的設計思想，更不敢妄語。不過如果只要你有一個問題了解到了相當?shù)纳疃龋�相信你很容易搞清楚其他問題

FPGA與CPLD內部結構區(qū)別？       CPLD
      以altraMAX7000這種PLD為例，可分為三塊結構：宏單元（Marocell)，可編程連線（PIA)和I/O控制塊。宏單元是PLD的基本結構，由它來實現(xiàn)基本的邏輯功能�？删幊踢B線負責信號傳遞，連接所有的宏單元。I/O控制塊負責輸入輸出的電氣特性控制，比如可以設定集電極開路輸出，擺率控制，三態(tài)輸出等。
      這種基于乘積項（實際就是與或陣列）的PLD基本都是由EEPROM和Flash工藝制造的，一上電就可以工作，無需其他芯片配合。布線方式是全局的，所以延時可預測。CPLD適合做邏輯設計。
      FPGA
      FPGA基于LUT，LUT本質上就是一個RAM，每一個LUT可以看成一個有4位地址線的16x1的RAM。這也是為什么FPGA需要外接一個rom來上電配置。
      以xilinx的Spartan-II為例，主要包括CLBs，I/O塊，RAM塊和可編程連線。在spartan-II中，一個CLB包括2個Slices,每個slices包括兩個LUT，兩個觸發(fā)器和相關邏輯。 Slices可以看成是SpartanII實現(xiàn)邏輯的最基本結構。
       FPGA的制造工藝確定了FPGA芯片中包含的LUT和觸發(fā)器的數(shù)量非常多，往往都是幾千上萬，PLD一般只能做到512個邏輯單元，而且如果用芯片價格除以邏輯單元數(shù)量，F(xiàn)PGA的平均邏輯單元成本大大低于PLD。 所以如果設計中使用到大量觸發(fā)器，例如設計一個復雜的時序邏輯，那么使用FPGA就是一個很好選擇。
2.Latch和Register區(qū)別？行為描述中Latch如何產生？
    本質的區(qū)別在于：latch是電平觸發(fā)，reg是邊沿觸發(fā)。時序設計中盡量使用reg觸發(fā)。
行為描述中，如果對應所有可能輸入條件，有的輸入沒有對應明確的輸出，系統(tǒng)會綜合出latch。
比如：always@( a orb)  //缺少else語句
        begin
           if(a==1)
             q <=b;
         end

3.對競爭冒險的理解，以及如何消除？
     在組合邏輯中，由于門的輸入信號通路中經(jīng)過了不同的延時，導致到達該門的時間不一致叫競爭。產生毛刺叫冒險。如果布爾式中有相反的信號則可能產生競爭和冒險現(xiàn)象。解決方法：一是添加布爾式的消去項，二是在芯片外部加電容。
4.用Verilog設計一個5分頻器。
       5分頻，奇數(shù)分頻都可以類似這么做,只需要改div1和div2的參數(shù)。div1為奇數(shù)分頻除2的余數(shù)。采用上升延和下降延分別觸發(fā)不同波形，最后疊加的方式產生奇數(shù)分頻。
module divfreq(clk, clk1x, rst, clk1xpose, clk1xnege, coutpose, coutnege);
input clk;
input rst;
output clk1x;
output clk1xpose;
output clk1xnege;
output[2:0] coutpose;
output[2:0] coutnege;
reg clk1xpose;
reg clk1xnege;
reg[2:0] coutpose;
reg[2:0] coutnege;
parameter div1 = 2 , div2 = 4;  // div1 ＝ 5 / 2, div2 = 5 - 1
assign clk1x = clk1xpose | clk1xnege;
always@(posedge clk or negedge rst)
begin
  if(!rst)

    clk1xpose = 0;

  else if(coutpose == div1)
    clk1xpose = ~clk1xpose;
  else if(coutpose == div2)
    clk1xpose = ~clk1xpose;
  else
    clk1xpose = clk1xpose;
end
always@(negedge clk or negedge rst)
begin
  if(!rst)

    clk1xnege = 0;

  else if(coutnege == div1)
   clk1xnege = ~clk1xnege;
  else if(coutnege == div2)
   clk1xnege = ~clk1xnege;
  else
   clk1xnege = clk1xnege;
end
always@(posedge clk or negedge rst)
begin
  if(!rst)
   coutpose = 0;
  else if(coutpose == div2)
   coutpose = 0;
  else
   coutpose = coutpose + 1;
end
always@(negedge clk or negedge rst)
begin
  if(!rst)
   coutnege = 0;
  else if(coutnege == div2)
   coutnege = 0;
  else
   coutnege = coutnege + 1;
end
endmodule