標題: CPLD+FPGA+Verilog HDL記錄 [打印本頁]

作者: 51黑黑黑    時間: 2016-2-23 19:06
標題: CPLD+FPGA+Verilog HDL記錄
總結(jié):不用把每個步驟都寫的很清楚,應(yīng)該把該注意內(nèi)容重點突出記錄!

一、再次使用quartusII軟件時,發(fā)現(xiàn)modelsim沒有安裝,其實入門指導(dǎo)文件里面時有的,但是剛開始嫌麻煩沒有安裝,結(jié)果現(xiàn)在還是要重新安裝。
經(jīng)驗:尤其是內(nèi)容比較少的文檔,已經(jīng)是精簡中的精簡,精華中的精華,每個內(nèi)容都應(yīng)該認真對待,尤其是初學者,更應(yīng)該按照手冊一步一步地來!

二、quartus II 11.0的有64bit的,但是一般使用32位的,即使你的系統(tǒng)時64位的也盡量使用32位的。
因為64位的容易崩潰。

三、完整的Verilog過程
項目名必須與設(shè)計的頂層模塊名一致。!
1新建項目選New Project Wizard,整個建立工程的過程會簡單些。
新建完quartus ii project之后再新建Verilog.v文件,不然還是要新建.v文件輸入程序;
2輸入代碼之后,增加pin-planner,即引腳分配,只管先增加引腳名稱,與.v文件中定義的一致,輸入輸出編譯后會自動定下來;
3pin

四、EPM240T100C5的命名
240個邏輯單元,100引腳,速度5






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