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設(shè)計(jì)并調(diào)試鎖相環(huán)(PLL)電路可能會(huì)很復(fù)雜，除非工程師深入了解PLL理論以及邏輯開(kāi)發(fā)過(guò)程。本文介紹PLL設(shè)計(jì)的簡(jiǎn)易方法，并提供有效、符合邏輯的方法調(diào)試PLL問(wèn)題。

如果不在特定條件下進(jìn)行仿真，則估計(jì)一個(gè)PLL電路的規(guī)格將會(huì)是十分困難的。因此，進(jìn)行PLL設(shè)計(jì)的第一步應(yīng)當(dāng)是仿真。我們建議工程師使用ADIsimPLL軟件運(yùn)行基于系統(tǒng)要求的仿真，包括參考頻率、步進(jìn)頻率、相位噪聲（抖動(dòng)）和頻率雜散限制。

許多工程師面對(duì)如何選擇參考頻率會(huì)感到無(wú)所適從，但其實(shí)參考頻率和輸出頻率步進(jìn)之間的關(guān)系是很簡(jiǎn)單的。采用整數(shù)N分頻PLL，則輸出頻率步進(jìn)等于鑒頻鑒相器(PFD)輸入端的頻率，該頻率等于參考分頻器R 分頻后的參考頻率。采用小數(shù)N分頻PLL，則輸出頻率步進(jìn)等于PFD輸入頻率除以MOD值，因此，您可以使用較高的參考頻率，獲得較小的頻率步進(jìn)。決定使用整數(shù)N分頻或是小數(shù)N分頻時(shí)，可犧牲相位噪聲性能換取頻率步進(jìn)，即：較低的PFD頻率具有更好的輸出頻率分辨率，但相位噪聲性能下降。

例如，表1顯示若要求具有固定頻率輸出以及極大的頻率步進(jìn)，則應(yīng)首選整數(shù)N分頻PLL（如ADF4106），因?yàn)樗哂懈训目値?nèi)相位噪聲。相反，若要求具有較小的頻率步進(jìn)，則應(yīng)首選小數(shù)N分頻PLL（如ADF4153）,因?yàn)樗目傇肼曅阅軆?yōu)于整數(shù)N分頻PLL。相位噪聲是一個(gè)基本的PLL規(guī)格，但數(shù)據(jù)手冊(cè)無(wú)法針對(duì)所有可能的應(yīng)用指定性能參數(shù)。因此，先仿真，然后進(jìn)行實(shí)際硬件的測(cè)試就變得極為關(guān)鍵。

甚至在真實(shí)條件下通過(guò)ADIsimPLL仿真PLL電路時(shí)，結(jié)果也可能是不夠的，除非真實(shí)參考以及壓控振蕩器(VCO)的模型文件已包含在內(nèi)。如果未包含在內(nèi)，則仿真器將使用理想?yún)⒖己蚔CO進(jìn)行仿真。若要求高仿真精度，則花在編輯VCO和基準(zhǔn)電壓源庫(kù)文件上的時(shí)間將會(huì)是值得的。

PLL使用與放大器類似的負(fù)反饋控制系統(tǒng)，因此環(huán)路帶寬和相位裕量的概念此處依然適用。通常，環(huán)路帶寬應(yīng)設(shè)為PFD頻率的十分之一以下，且相位裕量的安全范圍為45°至60°。此外，應(yīng)當(dāng)進(jìn)行針對(duì)真實(shí)電路板的仿真和原型制作，以便確認(rèn)電路符合PCB 布局對(duì)寄生元件、電阻容差和環(huán)路濾波器電容的規(guī)格要求。

有些情況下，暫時(shí)沒(méi)有合適的電阻和電容值，因此工程師必須確定是否能使用其他值。在ADIsimPLL的“工具”菜單中隱藏了一項(xiàng)小功能，為“BUILT”。該功能可將電阻和電容值轉(zhuǎn)換為最接近的標(biāo)準(zhǔn)工程值，允許設(shè)計(jì)人員返回仿真界面，驗(yàn)證相位裕量和環(huán)路帶寬的新數(shù)值。

ADI PLL提供很多用戶可配置選項(xiàng)，具有靈活的設(shè)計(jì)環(huán)境，但也會(huì)產(chǎn)生如何確定存儲(chǔ)在每個(gè)寄存器中數(shù)值的難題。一種方便的解決方案是使用評(píng)估軟件設(shè)置寄存器值，甚至PCB 未連接仿真器時(shí)也能這么做。然后，設(shè)置文件可保存為.stp 文件，或下載至評(píng)估板中。圖1顯示ADIsimPLL仿真結(jié)果，提供諸如VCO內(nèi)核電流等參數(shù)的建議寄存器值。

設(shè)計(jì)完整PLL電路時(shí)，需牢記幾點(diǎn)。首先，重要的是匹配PLL的參考輸入端口阻抗，將反射降至最低。另外，保持電容與輸入端口并聯(lián)組合值盡量小，因?yàn)樗鼤?huì)降低輸入信號(hào)的壓擺率，增加PLL環(huán)路噪聲。更多詳細(xì)信息請(qǐng)參考PLL數(shù)據(jù)手冊(cè)上的輸入要求。

其次，將模擬電源與數(shù)字電源相分離，最大程度減少它們之間的干擾。VCO 電源特別敏感，因此此處的雜散和噪聲可輕易耦合至PLL 輸出。再則，用于組成環(huán)路濾波器的電阻和電容應(yīng)當(dāng)放置在盡可能離PLL 芯片近的地方，并使用仿真文件中的建議值。若您在改變環(huán)路濾波器元器件值之后發(fā)現(xiàn)難以鎖定信號(hào)，請(qǐng)嘗試使用最初用于評(píng)估板的數(shù)值。

對(duì)于PCB 布局而言，其主要原則是將輸入與輸出分離，確保數(shù)字電路不會(huì)干擾模擬電路。例如，若SPI 總線太過(guò)靠近參考輸入或VCO輸出，則訪問(wèn)PLL 寄存器時(shí)，VCO輸出會(huì)在PLL輸出端產(chǎn)生雜散現(xiàn)象。

從熱設(shè)計(jì)角度來(lái)看，可在PLL 芯片底下放置一個(gè)導(dǎo)熱接地焊盤，確保熱量流經(jīng)焊盤，到達(dá)PCB和散熱片。在極端環(huán)境下使用時(shí)，設(shè)計(jì)人員應(yīng)計(jì)算PLL芯片和PCB的所有熱參數(shù)。

在調(diào)試階段開(kāi)始時(shí)，若PLL不鎖定，則很難確定應(yīng)當(dāng)從何處開(kāi)始。第一步，可以使用MUXOUT查看是否所有內(nèi)部功能單元都正常工作，如圖2 所示。例如，MUXOUT能顯示R計(jì)數(shù)器輸出，指示參考輸入信號(hào)良好，且寄存器內(nèi)容成功寫入。MUXOUT還能檢查檢測(cè)器的鎖定狀態(tài)，以及反饋環(huán)路中的N分頻輸出。通過(guò)這種方法，設(shè)計(jì)人員可確定每個(gè)分頻器、增益或頻率值是否正確。這是調(diào)試PLL 的基本過(guò)程。

調(diào)試PLL時(shí)，使用時(shí)域分析，演示寫入串行外設(shè)接口(SPI)總線上的寄存器數(shù)據(jù)是正確的。雖然讀寫操作需要的時(shí)間比較長(zhǎng)，但請(qǐng)確保SPI時(shí)序符合規(guī)格，且不同線路之間的串?dāng)_減小到最低程度。

應(yīng)當(dāng)參考PLL數(shù)據(jù)手冊(cè)中的時(shí)序圖，以便確定數(shù)據(jù)建立時(shí)間、時(shí)鐘速度、脈沖寬度和其他規(guī)格。確保留有足夠的裕量，以便在所有條件下都滿足時(shí)序要求。使用示波器檢查時(shí)域內(nèi)的時(shí)鐘和數(shù)據(jù)邊沿位于正確位置。若時(shí)鐘和數(shù)據(jù)線路太過(guò)接近，則串?dāng)_會(huì)使時(shí)鐘能量通過(guò)PCB布線耦合至數(shù)據(jù)線路。這種耦合會(huì)導(dǎo)致數(shù)據(jù)線路在時(shí)鐘的上升沿產(chǎn)生毛刺。因此，讀寫寄存器時(shí)需檢查這兩條線路，尤其當(dāng)寄存器出現(xiàn)錯(cuò)誤時(shí)。確保線路電壓滿足表2的規(guī)格。

頻域中的問(wèn)題更常見(jiàn)、更復(fù)雜。如果使用頻譜分析儀，則應(yīng)當(dāng)首先檢查PLL輸出是否鎖定；如果波形具有穩(wěn)定的頻率峰值則表示鎖定。如果未鎖定，則應(yīng)當(dāng)遵循前文所述的步驟。

如果PLL已鎖定，則收窄頻譜分析儀帶寬，以便確定相位噪聲是否位于可接受范圍內(nèi)，并將測(cè)試結(jié)果與仿真結(jié)果對(duì)照確認(rèn)。測(cè)量某些帶寬條件下的相位噪聲，如1kHz、10kHz和1MHz。

若結(jié)果與預(yù)期不符，則應(yīng)首先回顧環(huán)路濾波器設(shè)計(jì)，檢查PCB板上元器件的真實(shí)值。然后，檢查參考輸入的相位噪聲是否與仿真結(jié)果一致。PLL仿真相位噪聲應(yīng)與真實(shí)值接近，除非外部條件有所不同，或向寄存器寫入了錯(cuò)誤值。

電源噪聲不可忽略，哪怕使用了低噪聲LDO；因?yàn)镈C-DC轉(zhuǎn)換器和LDO都可能成為噪聲源。LDO數(shù)據(jù)手冊(cè)顯示的噪聲頻譜密度通常會(huì)影響噪聲敏感型器件，比如PLL（見(jiàn)圖3）。為PLL選擇低噪聲電源，特別是需要為VCO的內(nèi)核電流提供電源。

通常PLL的輸出端會(huì)有四種類型的雜散：PFD 或參考雜散、小數(shù)雜散、整數(shù)邊界雜散以及外部來(lái)源雜散，如電源。所有PLL都至少有一種類型的雜散，雖然永遠(yuǎn)無(wú)法消除這些雜散，但某些情況下，在不同類型的雜散或頻率之間進(jìn)行取舍，可以改進(jìn)整體性能。

若要避免參考雜散，請(qǐng)檢查參考信號(hào)的上升沿。邊沿過(guò)快或邊沿幅度過(guò)大都會(huì)對(duì)頻域造成嚴(yán)重的諧波現(xiàn)象。另外，仔細(xì)檢查PCB 布局，避免輸入和輸出之間產(chǎn)生串?dāng)_。

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如需最大程度地減少小數(shù)雜散，可增加擾動(dòng)，迫使小數(shù)雜散進(jìn)入本底噪聲中，但這樣做會(huì)略為增加本底噪聲。

整數(shù)邊界雜散不常見(jiàn)，且僅當(dāng)輸出頻率過(guò)于接近參考頻率的整數(shù)倍時(shí)才會(huì)發(fā)生，此時(shí)環(huán)路濾波器無(wú)法將其濾除。解決該問(wèn)題的簡(jiǎn)便方法是重新調(diào)節(jié)參考頻率方案。例如，若邊界雜散發(fā)生在1100MHz處，且輸出為1100.1MHz，參考輸入為20 MHz，則使用100kHz 環(huán)路濾波器將參考頻率改為30MHz即可消除該雜散。

調(diào)試PLL 要求對(duì)PLL具有深入的理解，并且如果在設(shè)計(jì)階段格外仔細(xì)，就能避免很多問(wèn)題。若問(wèn)題發(fā)生在調(diào)試階段，請(qǐng)遵循本文所述之建議，對(duì)問(wèn)題逐一進(jìn)行分析并逐步解決問(wèn)題。