標(biāo)題: 高速PCB設(shè)計(jì)丨最全面的 DDR布線知識歸納 [打印本頁]
作者: 板兒妹0517 時(shí)間: 2017-10-27 15:10
標(biāo)題: 高速PCB設(shè)計(jì)丨最全面的 DDR布線知識歸納
一.DDR信號功能與網(wǎng)絡(luò)名
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了解DDR的各個(gè)信號功能與網(wǎng)絡(luò)名。
與DDR相比，DDR2/3最大差別多了功能OTD與OCD。
重要信號線
1.DQS信號：
DQS 是 DDR SDRAM 中的重要功能，它的功能主要用來在一個(gè)時(shí)鐘周期內(nèi)準(zhǔn)確的區(qū)分出每個(gè)傳輸周期，并便于接收方準(zhǔn)確接收數(shù)據(jù)。每一顆芯片都有一個(gè) DQS 信號線，它是雙向的，在寫入時(shí)它用來傳送由北橋發(fā)來的 DQS 信號，讀取時(shí)，則由芯片生成 DQS 向北橋發(fā)送。完全可以說，它就是數(shù)據(jù)的同步信號
2.CLK信號：
DDR SDRAM 對時(shí)鐘的精確性有著很高的要求，而 DDR SDRAM 有兩個(gè)時(shí)鐘，一個(gè)是外部的總線時(shí)鐘，一個(gè)是內(nèi)部的工作時(shí)鐘，在理論上 DDR SDRAM 這兩個(gè)時(shí)鐘應(yīng)該是同步的。
二.分組設(shè)定
數(shù)據(jù)組的分組應(yīng)該以每個(gè)字節(jié)通道來劃分，DM0、DQS0以及DQ0～DQ7為第1字節(jié)通道，DM1、DQS1以及DQ8～DQ15為第2字節(jié)通道，以此類推。每個(gè)字節(jié)通道內(nèi)有嚴(yán)格的長度匹配關(guān)系。其他信號走線長度應(yīng)按照組為單位來進(jìn)行匹配，每組內(nèi)信號長度差應(yīng)該嚴(yán)格控制在一定范圍內(nèi)。不同組的信號間雖然不像組內(nèi)信號那樣要求嚴(yán)格，但不同組長度差同樣也有一定要求；數(shù)據(jù)信號組的布線優(yōu)先級是所有信號組中最高的，因?yàn)樗ぷ髟?倍時(shí)鐘頻率下，它的信號完整性要求是最高的。另外，數(shù)據(jù)信號組是所有這些信號組中占最大部分內(nèi)存總線位寬的部分，也是最主要的走線長度匹配有要求的信號組。
地址、命令、控制和數(shù)據(jù)信號組都與時(shí)鐘的走線有關(guān)。因此，系統(tǒng)中有效的時(shí)鐘走線長度應(yīng)該滿足多種關(guān)系。設(shè)計(jì)者應(yīng)該建立系統(tǒng)時(shí)序的綜合考慮，以確保所有這些關(guān)系都能夠被滿足。 時(shí)鐘信號：以地平面為參考，給整個(gè)時(shí)鐘回路的走線提供一個(gè)完整的地平面，給回路電流提供一個(gè)低阻抗的路徑。由于是差分時(shí)鐘信號，在走線前應(yīng)預(yù)先設(shè)計(jì)好線寬線距，計(jì)算好差分阻抗，再按照這種約束來進(jìn)行布線。所有的DDR差分時(shí)鐘信號都必須在關(guān)鍵平面上走線，盡量避免層到層的轉(zhuǎn)換。線寬和差分間距需要參考DDR控制器的實(shí)施細(xì)則，信號線的單線阻抗應(yīng)控制在50Ω，差分阻抗控制在100Ω。時(shí)鐘信號到其他信號應(yīng)保持在20 mil以上的距離來防止對其他信號的干擾。蛇形走線的間距不應(yīng)小于20 mil。串聯(lián)終端電阻RS值在15～33Ω，可選的并聯(lián)終端電阻RT值在25～68 Ω，具體設(shè)定的阻值還是應(yīng)該依據(jù)信號完整性仿真的結(jié)果。
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三.布線要求
數(shù)據(jù)信號組：以地平面為參考，給信號回路提供完整的地平面。特征阻抗控制在50～60 Ω。線寬要求參考實(shí)施細(xì)則。與其他非DDR信號間距至少隔離20 mil。長度匹配按字節(jié)通道為單位進(jìn)行設(shè)置，每字節(jié)通道內(nèi)數(shù)據(jù)信號DQ、數(shù)據(jù)選通DQS和數(shù)據(jù)屏蔽信號DM長度差應(yīng)控制在±25 mil內(nèi)(非常重要)，不同字節(jié)通道的信號長度差應(yīng)控制在1 000 mil內(nèi)。與相匹配的DM和DQS串聯(lián)匹配電阻RS值為0～33 Ω，并聯(lián)匹配終端電阻RT值為25～68Ω。如果使用電阻排的方式匹配，則數(shù)據(jù)電阻排內(nèi)不應(yīng)有其他DDR信號。
地址和命令信號組：保持完整的地和電源平面。特征阻抗控制在50～60 Ω。信號線寬參考具體設(shè)計(jì)實(shí)施細(xì)則。信號組與其他非DDR信號間距至少保持在20 mil以上。組內(nèi)信號應(yīng)該與DDR時(shí)鐘線長度匹配，差距至少控制在25 mil內(nèi)。串聯(lián)匹配電阻RS值為O～33 Ω，并聯(lián)匹配電阻RT值應(yīng)該在25～68 Ω。本組內(nèi)的信號不要和數(shù)據(jù)信號組在同一個(gè)電阻排內(nèi)。
控制信號組：控制信號組的信號最少，只有時(shí)鐘使能和片選兩種信號。仍需要有一個(gè)完整的地平面和電源平面作參考。串聯(lián)匹配電阻RS值為O～33 Ω，并聯(lián)匹配終端電阻RT值為25～68 Ω。為了防止串?dāng)_，本組內(nèi)信號同樣也不能和數(shù)據(jù)信號在同一個(gè)電阻排內(nèi)。
走線方式：對于一驅(qū)幾的DDR走線方式有菊花鏈，星型走線（T型走線）。
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上面是地址線從CPU芯片一軀4個(gè)DDR，
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這個(gè)是正反貼得DDR ,采用的是從CPU到兩DDR地址星型走線，從芯片到兩個(gè)DDR長度一樣。
四.繞等長要求
先確認(rèn)以下幾點(diǎn)
1、DDR的線有沒有布完，檢查是否有漏線
2、信號線是否有優(yōu)化好，間距規(guī)則有沒有設(shè)并已清完相關(guān)DRC
3、DDR布線是否滿足要求，如同組走同層，線寬是否正確
4、繞線時(shí)需要注意你所做的部分對周邊布局布線是否造成影響
5、是否明確繞線規(guī)則，如幾倍線寬或間距進(jìn)行繞線與線與線之間的相互約束關(guān)系
6、對于中間有串阻的顆粒DDR,明確前后兩端是否有信號線長度限制要求
7、參考平面是否確認(rèn)，注意等長時(shí)不要跨島
8、對于DIMM DDR的繞線策略為：先做ADD的等長，再往兩邊擴(kuò)展做dtat的等長
9、在組內(nèi)繞線時(shí)一定要找出組內(nèi)最長的信號線，并盡可能縮短，再以其為基準(zhǔn)進(jìn)行繞線
10.繞等長時(shí)要確認(rèn)同組線與線之間的間距要求，高速的DDR要求3W間距
繞線的方式
華為一般推薦這種（繞線的一端不對著自身信號）
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以下幾種布線較差不推薦
在不滿足線寬線距的區(qū)域中繞線
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BGA里面繞線
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以上便是高速PCB設(shè)計(jì)中關(guān)于DDR布線的知識歸納
作者: cooldog123pp 時(shí)間: 2018-11-22 21:20
大神請留步，嘿嘿
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