標(biāo)題: 自動(dòng)售貨機(jī)的設(shè)計(jì)與仿真 Verilog HDL課程設(shè)計(jì) [打印本頁(yè)]
作者: 啦啦啦123456    時(shí)間: 2017-10-30 16:41
標(biāo)題: 自動(dòng)售貨機(jī)的設(shè)計(jì)與仿真 Verilog HDL課程設(shè)計(jì)
《Verilog HDL數(shù)字系統(tǒng)設(shè)計(jì)》
《自動(dòng)售貨機(jī)的設(shè)計(jì)與仿真》
課程設(shè)計(jì)說(shuō)明書(shū)
仿真波形及分析
分析前仿真波形，每個(gè)時(shí)鐘周期為 100ns，如圖：在100ns 系統(tǒng)復(fù)位，到550ns時(shí)，輸入5個(gè)wu_jiao信號(hào)， get和sell_out信號(hào)出現(xiàn)告電平，
持續(xù)100ns，表示賣出和取飲料信號(hào)。第三組開(kāi)始輸入信號(hào)：在 1050ns且為上升沿時(shí)，1 個(gè) yi_yuan 高電平，后接著倆 wu_jiao 高電平，又
一個(gè) yi_yuan 高電平，half_out/get 和 sell_out 信號(hào)出現(xiàn)告電平持續(xù)100ns，表示分別有賣出、找零和取飲料信號(hào)。在1850ns時(shí)第5 組測(cè)試數(shù)據(jù)開(kāi)始，同時(shí)為時(shí)鐘上升沿，分別有三個(gè) wu_jiao和一個(gè)yi_yuan高電平，滿足輸出，get、sell_out 同時(shí)為高，持續(xù) 100ns,表示分別賣出和取飲料信號(hào)。


系統(tǒng)的頂層原理圖如下：


1.本次仿真實(shí)驗(yàn)通過(guò)對(duì)自動(dòng)售貨機(jī)狀態(tài)轉(zhuǎn)換圖的分析得出其工作原理，并根據(jù)工作原理編寫(xiě)出Verilog HDL源程序；
2.通過(guò)仿真驗(yàn)證，該設(shè)計(jì)能較好的實(shí)現(xiàn)自動(dòng)售貨機(jī)的基本功能；
3.根據(jù)仿真結(jié)果，仿真輸出與理論值相比有一定的延時(shí)，這是系統(tǒng)誤差，難以消除。

三、程序說(shuō)明
電路變量分析
根據(jù)設(shè)計(jì)要求，共有七個(gè)變量。
clk:時(shí)鐘輸入；
reset:系統(tǒng)復(fù)位信號(hào)；
wu_jiao:代表投入五角硬幣；
yi_yuan:代表投入一元硬幣；
half_out:售貨機(jī)找回一枚五角硬幣信號(hào)；
sell_out:機(jī)器售出一瓶飲料；
get:提示投幣者取走飲料。

四、知識(shí)點(diǎn)說(shuō)明
1、從仿真的角度來(lái)說(shuō)，HDL語(yǔ)言面對(duì)的是編譯器（如Modelsim等），相當(dāng)于軟件思路。  這時(shí)：   
wire對(duì)應(yīng)于連續(xù)賦值，如 assign   
reg 對(duì)應(yīng)于過(guò)程賦值，如 always，initial     
從綜合的角度來(lái)說(shuō)，HDL 語(yǔ)言面對(duì)的是綜合器（如 DC 等），要從電路的角度來(lái)考慮。  這時(shí)：   
1、 wire型的變量綜合出來(lái)一般是一根導(dǎo)線；   2、 reg變量在always

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作者: 1726739743    時(shí)間: 2020-11-27 11:37
這個(gè)怎么仿真呢？



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