quartus和modelsim聯(lián)合仿真輸出為紅色是為什么

正文摘要:

verilog的邏輯代碼： module seg_test( input clk, input rst_n, output reg clk_1k ); reg [19:0] count; always@(posedge clk or negedge rst_n) begin         if(rst_n==1'b ...