verilog模塊調(diào)用

ID:144412 · 發(fā)表于 2017-12-23 15:03

在Verilog中，假如有一個(gè)模塊是LED燈
module LED(clk,rst,out);
input clk,rst;
output reg out;
always @(posedge clk or negedge rst)
if(!rst) out<=1'b1; //off led
else out<=1'b0; //on led
endmodule

1：我現(xiàn)在想在其他文件里調(diào)用這么模塊該怎么寫了？

2：quartus II 的工程名，文件名，模塊名有什么關(guān)系，有人說(shuō)模塊名和文件名必須一樣。但如果一個(gè)文件里有多個(gè)模塊了，那名字該怎么取了？

ID:242672 · 發(fā)表于 2017-12-27 09:48

這是子模塊，調(diào)用的連接都在頂層。

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