FPGA程序當(dāng)?shù)谝粋€(gè)時(shí)鐘沿來后，第二個(gè)always的if語句會不會認(rèn)為a等于1

ID:243193 · 發(fā)表于 2018-2-28 10:09

always@(posedge clk or negedge rst)
   if(!rst)  a<=5'd0;
               else a<=a+1'b1;

always@(posedge clk or negedge rst)
   if(!rst)       b<=5'd0;
   else if(a==1'b1)  b<=a;
   else ;
當(dāng)?shù)谝粋€(gè)時(shí)鐘沿來后，第二個(gè)always的if語句會不會認(rèn)為a等于1

ID:263980 · 發(fā)表于 2018-2-28 21:38

雖然我學(xué)的是VHDL，但是verilog我也能看懂一些，你這個(gè)明顯就是基礎(chǔ)知識非常不過關(guān)，我隨手查了一下所有的always塊是并行的，如果來個(gè)脈沖兩個(gè)語句同時(shí)執(zhí)行，你說下面那個(gè)會不會認(rèn)為a=1，如果這個(gè)問題還不明白，拿起你手邊任何一本verilog書把基礎(chǔ)再看一下，搞清楚一個(gè)脈沖來臨之后變量是如何變化的

ID:279646 · 發(fā)表于 2018-2-28 18:01

這里估計(jì)沒人會FPGA，這里基本都是搞單片機(jī)的。

ID:286390 · 發(fā)表于 2018-2-28 19:13

因?yàn)槭莄lk，所以 a<=5'd0；       第二個(gè) if(!rst)       b<=5'd0;
   else if(a==1'b1)  b<=a;
   else ;
應(yīng)該執(zhí)行b<=5'd0; 吧。

ID:286420 · 發(fā)表于 2018-2-28 20:54

FPGA啊愛莫能助了幫頂起來

ID:286424 · 發(fā)表于 2018-2-28 21:14

有用標(biāo)記一下

ID:243193 · 發(fā)表于 2018-3-1 13:13

奮斗de小青年發(fā)表于 2018-2-28 21:38
雖然我學(xué)的是VHDL，但是verilog我也能看懂一些，你這個(gè)明顯就是基礎(chǔ)知識非常不過關(guān)，我隨手查了一下所有的a ...

是的，我剛開始學(xué)習(xí)。嗯嗯，也就是這個(gè)時(shí)候判斷a的值還是0

ID:266943 · 發(fā)表于 2018-3-8 15:56

非阻塞賦值是先把右側(cè)計(jì)算好后統(tǒng)一賦給左側(cè)，第一個(gè)時(shí)鐘沿a應(yīng)該是0，這樣容易產(chǎn)生BUG，編譯一下看看吧

ID:289305 · 發(fā)表于 2018-3-8 17:30

不會，可以仿真看一下，復(fù)位解除后第一個(gè)時(shí)鐘周期a=1，b=0.

ID:289830 · 發(fā)表于 2018-3-9 21:36

不太懂FPGA,幫頂

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