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msp430f5529時鐘設(shè)置源碼

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ID:348524 發(fā)表于 2018-7-9 23:11 | 顯示全部樓層 |閱讀模式
msp430f5529最高支持25MHz時鐘，借助官方數(shù)據(jù)手冊和官方例程，本人自己調(diào)出了一個配置msp430f5529始終系統(tǒng)的程序，現(xiàn)奉上.c和.h文件，供大家參考，不對的地方請大家批評指正
0.png

單片機(jī)源程序如下:
  1. /*
  2. * System_Init.c
  3. *
  4. *  Created on: 2018年6月8日
  5. *      Author: Limerrence
  6. *      使用說明：調(diào)用DCO_Init()對始終系統(tǒng)進(jìn)行初始化，
  7. *      設(shè)置XT的值可以選擇晶振，默認(rèn)選擇XT1，以降低功耗，
  8. *      若對時鐘頻率要求較高可以選擇XT2，修改DCO_Init()函數(shù)中的值可以選擇不同的時鐘頻率
  9. */
  10. #include <System_Init.h>
  11. #define XT 1
  12. /*********************************************************************
  13. * 晶振選擇，XT為1時選擇XT1做時鐘源，XT為2時選擇XT2做時鐘源
  14. * 若選XT1,則最終MCLK:24MHZ,SMCLK:12MHZ,ACLK:32768HZ
  15. * 若選XT2,則最終MCLK:24MHZ,SMCLK:12MHZ,ACLK:4MHZ
  16. *********************************************************************/
  17. void SetVcore (unsigned int level)
  18. {
  19.     PMMCTL0_H = PMMPW_H;
  20.     SVSMHCTL = SVSHE + SVSHRVL0 * level + SVMHE + SVSMHRRL0 * level;
  21.     SVSMLCTL = SVSLE + SVMLE + SVSMLRRL0 * level;
  22.     while ((PMMIFG & SVSMLDLYIFG) == 0);
  23.     PMMIFG &= ~(SVMLVLRIFG + SVMLIFG);
  24.     PMMCTL0_L = PMMCOREV0 * level;
  25.     if ((PMMIFG & SVMLIFG))
  26.         while ((PMMIFG & SVMLVLRIFG) == 0);
  27.     SVSMLCTL = SVSLE + SVSLRVL0 * level + SVMLE + SVSMLRRL0 * level;
  28.     PMMCTL0_H = 0x00;
  29. }
  30. #if (XT==1)
  31. void DCO_Init()
  32. {
  33.     P7SEL |= BIT7; //MCLK
  34.     P7DIR |= BIT7;
  35.     P5SEL |= BIT4|BIT5;
  36.     UCSCTL6 |= XCAP_3;
  37.     UCSCTL6 &= ~XT1OFF;             //打開XT1，否則XT1LFOFFG可能報錯
  38.     SetVcore(1);
  39.     SetVcore(2);
  40.     SetVcore(3);                    //提高Vcore電壓到最高級，以滿足倍頻需求該函數(shù)位于HAL_PMM.H中
  41.     __bis_SR_register(SCG0);        //該語法為固定格式，意為將括號內(nèi)的變量置位，SCG0與系統(tǒng)工作模式有關(guān)，此時MCLK暫停工作
  42.     UCSCTL0 = 0;                    //先清零，F(xiàn)LL運(yùn)行時，該寄存器系統(tǒng)會自動配置，不用管
  43.     UCSCTL1 = DCORSEL_6;
  44.     /**************************************************************************
  45.      * 以下是對倍頻的設(shè)置
  46.      * //n=1,FLLREFCLK時鐘源為XT2CLK;
  47.      * //DCOCLK=D*(N+1)*(FLLREFCLK/n)=2*(3)*4M=24M;
  48.      * //DCOCLKDIV=(N+1)*(FLLREFCLK/n)=12M;
  49.      **************************************************************************/
  50.     UCSCTL2 = FLLD_1 | 380;         //FLLD=1,FLLN=380,則頻率為2*（380+1）*32.768=24.969MHZ
  51.     __bic_SR_register(SCG0);
  52.     __delay_cycles(782000);         //系統(tǒng)自帶的精確延時，單位us
  53.     while (SFRIFG1 & OFIFG)
  54.     {
  55.         UCSCTL7 &= ~(XT2OFFG + XT1LFOFFG + DCOFFG);
  56.         SFRIFG1 &= ~OFIFG;
  57.     }
  58.      UCSCTL4 = UCSCTL4&(~(SELS_7|SELM_7))|SELS_4|SELM_3;
  59.                                      //最終MCLK:24MHZ,SMCLK:12MHZ,ACLK:32768HZ
  60. }
  61. #endif
  62. #if (XT==2)
  63. void DCO_Init()
  64. {
  65.     P7DIR |= BIT7;
  66.     P7SEL |= BIT7;                      //MCLK
  67.     P5SEL |= BIT2|BIT3;                 //打開XT2引腳
  68.     //UCSCTL6 |= XCAP_3;
  69.     UCSCTL6 &= XT1OFF;                  //關(guān)閉XT1
  70.     UCSCTL6 &= ~XT2OFF;                 //打開XT2
  71.     SetVcore(1);
  72.     SetVcore(2);
  73.     SetVcore(3);                        //提高Vcore電壓到最高級，以滿足倍頻需求該函數(shù)位于HAL_PMM.H中
  74.     /*********************寄存器配置部分******************************/
  75.     __bis_SR_register(SCG0);            //該語法為固定格式，意為將括號內(nèi)的變量置位，
  76.     //SCG0與系統(tǒng)工作模式有關(guān)，此時MCLK暫停工作
  77.     //UCSCTL0 = DCO0+DCO1+DCO2+DCO3+DCO4;
  78.     UCSCTL0 = 0;
  79.     UCSCTL1 = DCORSEL_6;                //DCO頻率范圍在28.2MHZ以下
  80.     UCSCTL2 = FLLD_1 + 2;               //D=2，N=2
  81.     UCSCTL3 = SELREF_6 + FLLREFDIV_0;   //n=1,FLLREFCLK時鐘源為XT2CLK;
  82.                                         //DCOCLK=D*(N+1)*(FLLREFCLK/n)=2*(3)*4M=24M;
  83.                                         //DCOCLKDIV=(N+1)*(FLLREFCLK/n)=12M;
  84.     UCSCTL4 = SELA_5 + SELS_4 + SELM_3; //ACLK的時鐘源為XT2,MCLK\SMCLK的時鐘源為DCOCLK
  85.     UCSCTL5 = DIVA_0 + DIVS_0 + DIVM_0; //ACLK由DCOCLKDIV的32分頻得到，SMCLK由DCOCLK的2分頻得到
  86.                                         //最終MCLK:24MHZ,SMCLK:12MHZ,ACLK:4MHZ
  87.     __bic_SR_register(SCG0);            //Enable the FLL control loop
  88.     /**********************************************************************/
  89.     __delay_cycles(8192);
  90.     do
  91.     {
  92.         UCSCTL7 &= ~(XT2OFFG + XT1LFOFFG + DCOFFG); //Clear XT2,XT1,DCO fault flags
  93.         SFRIFG1 &= ~OFIFG;              //Clear fault flags
  94.     }while (SFRIFG1&OFIFG);
  95. }
  96. #endif
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MSP430f5529Code.rar (2.07 KB, 下載次數(shù): 92)


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ID:88090 發(fā)表于 2018-7-19 19:42 | 顯示全部樓層
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ID:328365 發(fā)表于 2018-12-15 20:50 | 顯示全部樓層
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