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PCB設(shè)計要領(lǐng)

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ID:389894 發(fā)表于 2018-8-25 11:42 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
1. PCB設(shè)計原則
  • 抗干擾
  • 熱設(shè)計
  • 抗振動
  • 可測試性

2. 電源線的設(shè)計
  • 加寬電源線
  • 電源線、底線和數(shù)據(jù)傳輸方向一致
  • 使用抗干擾元器件
  • 電源入口增加去偶電容

3. 地線設(shè)計
  • 模擬地和數(shù)字地分開
  • 盡量單點接地
  • 加寬地線
  • 敏感電路接到穩(wěn)定的接地參考源
  • Pcb分區(qū)設(shè)計，高帶寬的噪聲電路和低頻電路分開
  • 減少接地環(huán)路面積

4. 元器件布局設(shè)計
  • 不宜有過長的平行信號線
  • 晶振、始終發(fā)生器和CPU的時鐘輸入端盡量靠近，且遠離低頻器件
  • 元器件盡量圍繞核心器件設(shè)計，避免引線過長
  • 縮短高頻元器件的引線

5. 去耦電容的選擇

    • 每十個集成電路都要加一個充放電電容
    • 引線式電容用于低頻，貼片式電容用于高頻
    • 每個集成芯片都要一個0.1uf的電容
    • 對抗噪聲能力弱、關(guān)斷時電源變化大的器件要加高頻去耦電容
    • 電容之間不共用過孔
    • 去耦電容引線不應(yīng)太長

6. 降低噪聲和抗干擾原理
  • 盡量用45度折線而不是90度折線
  • 用串聯(lián)電阻的方法降低電路信號邊沿的跳變速率
  • 石英晶振外殼要接地
  • 閑置不用的門電路不要懸空
  • 時鐘線垂直IO線時干擾最小
  • 盡量讓時鐘周圍的電動勢趨于0
  • Io驅(qū)動電路盡量靠近pcb邊緣
  • 任何信號不要形成回路
  • 高頻板，電容的分布電感、電感的分布電容不能忽略
  • 功率線、交流線盡量和信號線布置在不同的板子上

7. 其他設(shè)計原則

    • Coms的未使用的引腳電阻接地或接電源
    • 用RC繼電器來吸收繼電器等元件的放電電流
    • 總線上加10K的上拉電阻，增強抗干擾
    • 元器件不用引腳通過10K電阻接電源
    • 總線盡量短，盡量保持一樣的長度
    • 兩層之間的布線盡量垂直
    • 發(fā)熱元件盡量遠離、避開敏感元件

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