24進(jìn)制計(jì)數(shù)器的vhdl語(yǔ)言設(shè)計(jì) 求幫助

ID:363250 · 發(fā)表于 2018-10-22 10:32

24進(jìn)制計(jì)數(shù)器的vhdl語(yǔ)言設(shè)計(jì)

ID:382449 · 發(fā)表于 2018-10-23 14:17

這是以前寫(xiě)的，把里面的23改成別的也能實(shí)現(xiàn)任意進(jìn)制。代碼如下：
library ieee;

use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
entity countern is
generic (N: integer:=24);
port
(
  clk:in std_logic;
  reset:in std_logic;---------------------------復(fù)位端
  enable:in std_logic;--------------------------使能端
  q:out integer range 0 to N-1
);
end entity countern;
architecture bhv of countern is
begin
process (clk)
variable cnt : integer range 0 to 23;
begin
if reset = '1' then cnt:= 0;--reset為1時(shí)計(jì)數(shù)器復(fù)位
elsif enable = '1'then--使能端為1時(shí)計(jì)數(shù)器正常工作
  if(clk'event and clk='1') then--時(shí)鐘上升沿到來(lái)時(shí)計(jì)數(shù)
if(cnt<23) then--加法計(jì)數(shù)
      cnt:= cnt+1;
      else
      cnt := 0;
      end if;
   end if;
end if;
q <= cnt; ----輸出計(jì)數(shù)值
end process;
end bhv;
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24進(jìn)制計(jì)數(shù)器的vhdl語(yǔ)言設(shè)計(jì) 求幫助

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