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我搞不懂，模擬終止信號為什么SCL時鐘線電平為什么要拉低，按道理來說，模擬起始信號和終止信號都是時鐘線電平處于高電平狀態(tài)，然后變幻的是數(shù)據(jù)線sda，起始是由高到低，終止是由低到高過程中，不是說時鐘信號都保持高電平嗎？如圖，為什么模擬終止信號時，需要將時鐘電平拉低，要知道，模擬起始和終止信號時，無論時鐘線的電平是高還是低，數(shù)據(jù)線的電平都可以任意變化的！起始信號我能理解，我就搞不懂為什么偏偏模擬終止信號，要去將時鐘電平拉低在拉高，我不管時鐘電平可以嗎？比如我這樣:
單片機源程序：
void aaa()
{
SCL=1; //首先時鐘為高電平狀態(tài)下
SDA=0; //終止信號先低后高
delay(200); //低電平延時5us
SDA=1; //終止信號先低后高
delay(200); //高電平延時5us
}
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