關(guān)于存儲器地址自動強(qiáng)制回零（復(fù)位）？

ID:460466 · 發(fā)表于 2019-2-20 12:46

為了避免地址的空運(yùn)行，當(dāng)數(shù)據(jù)輸出完成后使地址強(qiáng)制復(fù)位回零，重復(fù)循環(huán)輸出數(shù)據(jù)。如圖方案怎么就不行呢？

ID:94031 · 發(fā)表于 2019-2-21 10:00

能把電原理圖發(fā)出來嗎？

ID:466578 · 發(fā)表于 2019-2-21 11:35

ID:466578 · 發(fā)表于 2019-2-21 11:48

當(dāng)?shù)刂稟[3..0]=1010時,OUT=1輸出復(fù)位信號,連接到cd4520的7和15腳(RESET)

ID:460466 · 發(fā)表于 2019-2-21 13:03

佛云發(fā)表于 2019-2-21 11:48
當(dāng)?shù)刂稟[3..0]=1010時,OUT=1輸出復(fù)位信號,連接到cd4520的7和15腳(RESET)

我就是這樣（給5，15腳加高電位輸出復(fù)零）做的呀！還是不行��！

ID:460466 · 發(fā)表于 2019-2-21 13:09

佛云發(fā)表于 2019-2-21 11:35

就是箭頭所指位置！串3K（保安全）加+12V（這個+12V來自數(shù)據(jù)輸出端的一個專門引腳，這個引腳高電平時給4520的7，15腳加+12V），輸出確實(shí)復(fù)位了（00000000）可就是不安設(shè)定循環(huán)變化呀？也就是說這個高電平到來之前還有干擾高電平�。�4520提前復(fù)位了？？？？

ID:460466 · 發(fā)表于 2019-3-13 06:16

佛云發(fā)表于 2019-2-21 11:48
當(dāng)?shù)刂稟[3..0]=1010時,OUT=1輸出復(fù)位信號,連接到cd4520的7和15腳(RESET)

“復(fù)位信號”的電平高度達(dá)不到
CD4520對高電平的要求，我現(xiàn)在是加了兩級12V供電電壓的反相器，
有什么最簡單的辦法？

ID:460466 · 發(fā)表于 2019-3-13 06:23

原因或許是數(shù)據(jù)輸出還有隨機(jī)的高電平出現(xiàn)，在寫程序前先把所有地址的數(shù)據(jù)輸出端快速清零，使數(shù)據(jù)輸出全部置低電平

ID:140371 · 發(fā)表于 2019-3-13 16:32

我以為 .....
原因1.CD4520 VCC 12V , RAM6116 VCC 5V....恐怕會有問題。。。。
原因２。CD4520 CLK。。有雜訊.....

ID:460466 · 發(fā)表于 2019-3-15 10:03

佛云發(fā)表于 2019-2-21 11:48
當(dāng)?shù)刂稟[3..0]=1010時,OUT=1輸出復(fù)位信號,連接到cd4520的7和15腳(RESET)

地址輸出的高電平只有3.6V，達(dá)不到4520的7，15腳禁止電平，看來還要轉(zhuǎn)換一下電平？
如果降低4520的Vcc可不可以？

ID:460466 · 發(fā)表于 2019-3-15 10:56

a0931727149 發(fā)表于 2019-3-13 16:32
我以為 .....
原因1.CD4520 VCC 12V , RAM6116 VCC 5V....恐怕會有問題。。。。
原因２。CD4520 CLK。。 ...

我覺得主要應(yīng)該是第一個原因，6116數(shù)據(jù)端低電平8mV,高電平3.6V。兩級反相器轉(zhuǎn)換后輸出低電平8mV，高電平8.0V

ID:460466 · 發(fā)表于 2019-3-23 18:22

a0931727149 發(fā)表于 2019-3-13 16:32
我以為 .....
原因1.CD4520 VCC 12V , RAM6116 VCC 5V....恐怕會有問題。。。。
原因２。CD4520 CLK。。 ...

我覺得主要就是您說的1，電平不匹配

ID:140371 · 發(fā)表于 2019-3-24 12:47

CD4520 VCC 12V , 改用 CD4520 VCC 5V
5.1K 電阻改用 0-100歐姆

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關(guān)于存儲器地址自動強(qiáng)制回零（復(fù)位）？