I2C時鐘波形上升時間和下降時間問題,上升沿平緩下降沿垂直

ID:621363 · 發(fā)表于 2019-10-9 20:42

如圖為I2C SCL波形，上升波形因?yàn)榇嬖谏侠娮韬图纳娙萦绊懀暂^為平緩，為什么下降沿幾乎是垂直的呢？

ID:213173 · 發(fā)表于 2019-10-10 08:57

MCU準(zhǔn)雙向I/O口高電平輸出內(nèi)阻大，電平變化速率慢，低電平輸出內(nèi)阻小，電平變化速率快。減小上拉電阻值有助于改善波形上升陡峭度。

ID:621363 · 發(fā)表于 2019-10-10 15:07

wulin 發(fā)表于 2019-10-10 08:57
MCU準(zhǔn)雙向I/O口高電平輸出內(nèi)阻大，電平變化速率慢，低電平輸出內(nèi)阻小，電平變化速率快。減小上拉電阻值有助 ...

晶體管截止時為高阻態(tài)，因此RC較大，1.8V通過上拉電阻對SCL線充電速度較為緩慢；晶體管導(dǎo)通瞬間，此時導(dǎo)通阻抗非常小，因此RC也非常小，所以下降速度非�？臁２恢牢依斫獾膶�？

ID:213173 · 發(fā)表于 2019-10-11 09:21

15133313 發(fā)表于 2019-10-10 15:07
晶體管截止時為高阻態(tài)，因此RC較大，1.8V通過上拉電阻對SCL線充電速度較為緩慢；晶體管導(dǎo)通瞬間，此時導(dǎo) ...

不同品牌和型號的MCU的I/O口內(nèi)部電路結(jié)構(gòu)有所不同。以51為例，除P0口是內(nèi)部晶體管截止時為高阻態(tài)，其它IO口都是弱上拉，也就是內(nèi)部有較大阻值的上拉電阻。通常外接I2C器件時在總線上都要接10K上拉電阻以保證高電平上升陡峭度及近似等于VCC。

ID:621363 · 發(fā)表于 2019-10-11 12:22

10k是不是有點(diǎn)大了，我這個波形是上拉為4.7K量測出來的，如果換成10K，時間常數(shù)應(yīng)該增大，上升沿更平緩了，這樣更不利于保證上升陡峭度啊

ID:213173 · 發(fā)表于 2019-10-11 14:15

15133313 發(fā)表于 2019-10-11 12:22
10k是不是有點(diǎn)大了，我這個波形是上拉為4.7K量測出來的，如果換成10K，時間常數(shù)應(yīng)該增大，上升沿更平緩了， ...

在這個應(yīng)用中不必糾結(jié)于波形是否理想，只要能完成正常通訊就可以了。大多數(shù)的應(yīng)用IC的輸入端都具備整形電路，不易出錯。只有對脈沖寬度有嚴(yán)格要求的器件才需要認(rèn)真對待上升時間和下降時間的問題。

ID:621363 · 發(fā)表于 2019-10-11 20:06

好的，感謝！

ID:636772 · 發(fā)表于 2019-11-6 15:40

請教一下，我遇到了i2c高速模式下信號下降時間過短，違反i2c標(biāo)準(zhǔn)中對于下降時間最小值的要求，想問一下樓主是否這個波形是否有同樣問題，該如何解決呢？

ID:190344 · 發(fā)表于 2020-11-27 11:16

Hades_Wu 發(fā)表于 2019-11-6 15:40
請教一下，我遇到了i2c高速模式下信號下降時間過短，違反i2c標(biāo)準(zhǔn)中對于下降時間最小值的要求，想問一下樓主 ...

我目前遇到下降時間不滿足規(guī)格書的情況，請問如何改善呢

ID:438092 · 發(fā)表于 2021-4-14 10:02

想請教一下博主，我現(xiàn)在遇到相似的問題。
設(shè)置i2c的時鐘頻率為400kHz,但是實(shí)際出來的頻率只有360kHz左右，請問可能是什么原因呢

ID:1067357 · 發(fā)表于 2023-3-20 10:18

郭玲玉發(fā)表于 2021-4-14 10:02
想請教一下博主，我現(xiàn)在遇到相似的問題。
設(shè)置i2c的時鐘頻率為400kHz,但是實(shí)際出來的頻率只有360kHz左右， ...

有沒有波形呢

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I2C時鐘波形上升時間和下降時間問題,上升沿平緩 下降沿垂直

I2C時鐘波形上升時間和下降時間問題,上升沿平緩下降沿垂直