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Quartus軟件的使用心得體會(huì)及簡單編程

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ID:544447 發(fā)表于 2020-10-9 21:34 | 只看該作者 回帖獎(jiǎng)勵(lì) |倒序?yàn)g覽 |閱讀模式
軟件介紹:
Quartus II 是Altera公司的綜合性CPLD/FPGA開發(fā)軟件,原理圖、VHDL、VerilogHDL以及AHDL(Altera Hardware 支持Description Language)等多種設(shè)計(jì)輸入形式,內(nèi)嵌自有的綜合器以及仿真器,可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
功能:
Quartus II提供了完全集成且與電路結(jié)構(gòu)無關(guān)的開發(fā)包環(huán)境,具有數(shù)字邏輯設(shè)計(jì)的全部特性,包括:
可利用原理圖、結(jié)構(gòu)框圖、VerilogHDL、AHDL和VHDL完成電路描述,并將其保存為設(shè)計(jì)實(shí)體文件;
芯片(電路)平面布局連線編輯;
LogicLock增量設(shè)計(jì)方法,用戶可建立并優(yōu)化系統(tǒng),然后添加對(duì)原始系統(tǒng)的性能影響較小或無影響的后續(xù)模塊;
功能強(qiáng)大的邏輯綜合工具;
完備的電路功能仿真與時(shí)序邏輯仿真工具;
定時(shí)/時(shí)序分析與關(guān)鍵路徑延時(shí)分析;
可使用SignalTap II邏輯分析工具進(jìn)行嵌入式的邏輯分析;
支持軟件源文件的添加和創(chuàng)建,并將它們鏈接起來生成編程文件;
使用組合編譯方式可一次完成整體設(shè)計(jì)流程;
自動(dòng)定位編譯錯(cuò)誤;
高效的期間編程與驗(yàn)證工具;
可讀入標(biāo)準(zhǔn)的EDIF網(wǎng)表文件、VHDL網(wǎng)表文件和Verilog網(wǎng)表文件;
能生成第三方EDA軟件使用的VHDL網(wǎng)表文件和Verilog網(wǎng)表文件。
課程圖:
第一步:建項(xiàng)目工程

第二部編寫程序:
module sp(clk,led);
input clk;output[7:0]led;
reg[7:0]led;reg[3:0]state;
wire out;
clk_div x(clk,out);
always@(posedge out)
begin
        state=state+4'b0001;
        case(state)
        4'b0000:led<=8'b1111_1110;
        4'b0001:led<=8'b1111_1101;
        4'b0010:led<=8'b1111_1011;
        4'b0011:led<=8'b1111_0111;
        4'b0110:led<=8'b1110_1111;
        4'b0101:led<=8'b1101_1111;
        4'b0110:led<=8'b1011_1111;
        4'b0111:led<=8'b0111_1111;
      
        4'b1000:led<=8'b1111_1111;
        4'b1001:led<=8'b0111_1111;
        4'b1010:led<=8'b1011_1111;
        4'b1011:led<=8'b1101_1111;
        4'b1100:led<=8'b1110_1111;
        4'b1101:led<=8'b1111_0111;
        4'b1110:led<=8'b1111_1011;
        4'b1111:led<=8'b1111_1101;
        default:led<=8'b0000_0000;
        endcase
end
endmodule   


module clk_div(clk_in,clk_out);
input clk_in;output clk_out;
reg clk_out;reg[31:0]counter;
parameter cnt=50_000_000;
always@(posedge clk_in)
begin
        counter<=counter+32'b1;
        if(counter==cnt/2-1)
        begin
                clk_out<=!clk_out;
                counter<=0;
                end
        end
        Endmodule
第三布:對(duì)其引腳等進(jìn)行修改

心得體會(huì):
雖然只進(jìn)行了幾周的時(shí)間,但是所得的收獲挺大,不僅僅對(duì)嵌入式系統(tǒng)有了一個(gè)較大的理解,而且對(duì)于quaters軟件有了一定編寫能力。雖然現(xiàn)在只能對(duì)于一些簡單的問題進(jìn)行解決,但是可以靠自己能夠?qū)ζ溥M(jìn)行編寫也是一種收獲,不僅對(duì)自己的學(xué)習(xí)能力有了提升,而且對(duì)于一些簡單的電路有了一些更加深刻的理解。
雖然金老師的=課程已經(jīng)結(jié)束,但是對(duì)于自己的提升并沒有結(jié)束,在后面其他老師的教學(xué)中一定會(huì)更加努力,對(duì)自己的能力得到更加有力的提升,加油!
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