Altium Designer編譯時(shí)如何讓這種網(wǎng)絡(luò)報(bào)錯(cuò)?

ID:847776 · 發(fā)表于 2022-11-23 22:35

舉例說明，如下兩張圖是在不同的sheet，正確的網(wǎng)絡(luò)名是“TEST”，但是另外一頁誤寫成了"TESTT"，于是乎就失去電氣連接了。但在編譯原理圖時(shí)，這種錯(cuò)誤并不會報(bào)出來，請問有沒有什么辦法能規(guī)避這個(gè)錯(cuò)誤，編譯時(shí)讓其報(bào)錯(cuò)呢。試過換成PORT也是一樣的，正常來說，使用了分頁符，沒有連接到另外一頁，應(yīng)該要報(bào)錯(cuò)才對。

ID:25903 · 發(fā)表于 2022-11-24 19:29

你要設(shè)置編譯檢查項(xiàng)：
菜單欄--project--projectparameter--error reporting--violations associated with net--net with only one pin
這一項(xiàng)設(shè)置成error

ID:847776 · 發(fā)表于 2022-11-24 21:32

dandan-tcb 發(fā)表于 2022-11-24 19:29
你要設(shè)置編譯檢查項(xiàng)：
菜單欄--project--projectparameter--error reporting--violations associated with ...

這是單端網(wǎng)絡(luò)設(shè)置，我圖中并不是單端網(wǎng)絡(luò)，是有連接到電阻的。

甚至Error reporting整頁全部設(shè)置成warning或error，都不會報(bào)錯(cuò)。

ID:25903 · 發(fā)表于 2022-11-25 11:33

如果你的port是輸入或者輸出，如果沒有另外一個(gè)對應(yīng)的輸出或輸入port，那么編譯時(shí)也會報(bào)錯(cuò)。你可以把原理圖發(fā)給我，我來幫你看。

ID:847776 · 發(fā)表于 2022-11-27 11:35

dandan-tcb 發(fā)表于 2022-11-25 11:33
如果你的port是輸入或者輸出，如果沒有另外一個(gè)對應(yīng)的輸出或輸入port，那么編譯時(shí)也會報(bào)錯(cuò)。你可以把原理圖 ...

1.  如下圖，為了測試這項(xiàng)功能我把其它電路都刪除了，如下222這個(gè)PORT，為輸入PORT，并沒有另外一端輸出給到這里，整個(gè)原理圖就這一個(gè)PORT，怎么編譯，怎么設(shè)置，都不會報(bào)錯(cuò)，這就是你說的，只有輸入沒有輸出。難道你的會報(bào)錯(cuò)嗎？請指教下怎么做到的？

2.  如果222這個(gè)PORT由輸入改為輸出形式，則會報(bào)錯(cuò)，提示沒有驅(qū)動(dòng)源（has no driving source）；也就是說：
只有輸出，沒有輸入時(shí)，會報(bào)錯(cuò)；
只有輸入，沒有輸出時(shí)，不會報(bào)錯(cuò)。

3.  另外還有一個(gè)問題，如果原理圖中一個(gè)信號輸出（PORT為輸出形式），接到多個(gè)Symbol的輸入端口（PORT為輸入形式），也會報(bào)錯(cuò)，提示有多個(gè)輸入(..contains multiple input ports)，但是，多個(gè)信號輸出，一個(gè)信號輸入時(shí)則不會報(bào)錯(cuò)，這在原理邏輯上也是不合理的。

ID:401564 · 發(fā)表于 2022-11-28 18:01

沒有畫過很復(fù)雜的電路，所以對AD也只是學(xué)到能用的階段而已，不知道是不是有什么高級的設(shè)置可以報(bào)錯(cuò)
我一般都是畫好了再一個(gè)一個(gè)的去對
個(gè)人感覺應(yīng)該用網(wǎng)絡(luò)點(diǎn)好點(diǎn)，如果是沒有連接上，就會有兩個(gè)單獨(dú)的網(wǎng)絡(luò)點(diǎn)，檢查會有警告

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