[CPLD] signaltap波形與實(shí)際邏輯不相符，怎么辦？

ID:491796 · 發(fā)表于 2022-12-18 10:47

請(qǐng)教一個(gè)問(wèn)題，我用的CPLD是altera的max ii；目前的情況是：有7個(gè)io引腳，當(dāng)7個(gè)io引腳(data_in)其中任何一個(gè)變化的時(shí)候要產(chǎn)生一個(gè)FIFO寫(xiě)使能脈沖(wrreq)；其中data_in是輸入的7個(gè)io引腳，pre_data_in是上個(gè)clk周期data_in的值，當(dāng)pre_data_in != data_in的時(shí)候，會(huì)產(chǎn)生一個(gè)寫(xiě)使能脈沖（wrreq = 1）。問(wèn)題1：當(dāng)pre_data_in == data_in的時(shí)候也會(huì)莫名其妙的產(chǎn)生脈沖，見(jiàn)下圖。
問(wèn)題2：當(dāng)data_in發(fā)生變化的時(shí)候，pre_data_in應(yīng)該在下個(gè)周期也跟著變化，但是會(huì)概率性不會(huì)發(fā)生變化，如下圖。

ID:491796 · 發(fā)表于 2022-12-22 15:23

是不是按鍵抖動(dòng)的原因？

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[CPLD] signaltap波形與實(shí)際邏輯不相符，怎么辦？

[CPLD] signaltap波形與實(shí)際邏輯不相符，怎么辦？