[CPLD] signaltap波形與實(shí)際邏輯不相符，怎么辦？

ID:491796 · 發(fā)表于 2022-12-18 10:47

請教一個問題，我用的CPLD是altera的max ii；目前的情況是：有7個io引腳，當(dāng)7個io引腳(data_in)其中任何一個變化的時候要產(chǎn)生一個FIFO寫使能脈沖(wrreq)；其中data_in是輸入的7個io引腳，pre_data_in是上個clk周期data_in的值，當(dāng)pre_data_in != data_in的時候，會產(chǎn)生一個寫使能脈沖（wrreq = 1）。問題1：當(dāng)pre_data_in == data_in的時候也會莫名其妙的產(chǎn)生脈沖，見下圖。
問題2：當(dāng)data_in發(fā)生變化的時候，pre_data_in應(yīng)該在下個周期也跟著變化，但是會概率性不會發(fā)生變化，如下圖。

ID:491796 · 發(fā)表于 2022-12-22 15:23

是不是按鍵抖動的原因？

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[CPLD] signaltap波形與實(shí)際邏輯不相符，怎么辦？

[CPLD] signaltap波形與實(shí)際邏輯不相符，怎么辦？