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關(guān)于Verilog 累加器的編寫

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ID:986885 發(fā)表于 2023-11-8 23:21 | 顯示全部樓層 |閱讀模式
本次設(shè)計的是8位的累加器,使用8位寄存器和8位全加器進行設(shè)計。(畢竟剛開始學,希望大家見諒)寄存器和全加器的模塊和累加器的模塊編寫已經(jīng)編寫完了。接下來是寫測試代碼,但是測試代碼卻直接卡住了(腦子失憶不知道該咋寫)
自己寫了一個但是呢,并不能實現(xiàn)累加的效果。

8位寄存器的模塊

8位寄存器的模塊

測試代碼

測試代碼

8位全加器的模塊

8位全加器的模塊

8位累加器的模塊

8位累加器的模塊
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ID:986885 發(fā)表于 2023-11-8 23:23 | 顯示全部樓層
主要是按道理來說我給他ACCa進行賦值,在產(chǎn)生上升沿的過程中應(yīng)該是會存儲到寄存器中的,然后寄存器的輸出在返回到全加器的b口,然后在進行全加器的運算從而形成累加,但不知為何波形是沒有的

測試結(jié)果

測試結(jié)果
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ID:57657 發(fā)表于 2023-11-9 08:41 | 顯示全部樓層
編譯后使用實物測試。
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