今天徹底無語了，一個學(xué)弟問我，從Schematic到GDSⅡ的流程是什么，我竟然答之，仿真、綜合、布局布線……事后，覺得不太對，查了一下資料，那里是不太對啊，簡直是一點都不對，暴寒啊，也許是自己真是好久沒做IC方面的東西了。
一般的IC設(shè)計流程可以分為兩大類：全定制和半定制，這里我換一種方式來說明。 1.1 從RTL到GDSⅡ的設(shè)計流程： 這個可以理解成半定制的設(shè)計流程，一般用來設(shè)計數(shù)字電路。 整個流程如下（左側(cè)為流程，右側(cè)為用到的相應(yīng)EDA工具）： 一個完整的半定制設(shè)計流程應(yīng)該是：RTL代碼輸入、功能仿真、邏輯綜合、形式驗證、時序/功耗/噪聲分析，布局布線（物理綜合）、版圖驗證。 至于FPGA設(shè)計，開發(fā)起來更加簡單，結(jié)合第三方軟件（像Modelsim和Synplify Pro），兩大FPGA廠商Altera和Xilinx自帶的QuartusⅡ和ISE開發(fā)平臺完全可以應(yīng)付與之有關(guān)的開發(fā)。 整個完整的流程可以分為前端和后端兩部分，前端的流程圖如下： 前端的主要任務(wù)是將HDL語言描述的電路進行仿真驗證、綜合和時序分析，最后轉(zhuǎn)換成基于工藝庫的門級網(wǎng)表。 后端的流程圖如下，這也就是從netlist到GDSⅡ的設(shè)計流程： 后端的主要任務(wù)是： （1）將netlist實現(xiàn)成版圖（自動布局布線APR） （2）證明所實現(xiàn)的版圖滿足時序要求、符合設(shè)計規(guī)則（DRC）、layout與netlist一致（LVS）。 （3）提取版圖的延時信息（RC Extract），供前端做post－layout 仿真。 1.2從Schematic到GDSⅡ的設(shè)計流程： 這個可以理解成全定制的設(shè)計流程，一般用于設(shè)計模擬電路和數(shù)�；旌想娐贰� 整個流程如下（左側(cè)為流程，右側(cè)為用到的相應(yīng)EDA工具）： 一個完整的全定制設(shè)計流程應(yīng)該是：電路圖輸入、電路仿真、版圖設(shè)計、版圖驗證（DRC和LVS）、寄生參數(shù)提取、后仿真、流片。
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