PCB設計中高速信號關鍵信號的布線要求

ID:156167 · 發(fā)表于 2017-10-19 16:02

本期講解PCB設計中高速信號關鍵信號的布線要求。

一、時鐘信號布線要求

在數(shù)字電路設計中，時鐘信號是一種在高態(tài)與低態(tài)之間振蕩的信號，決定著電路的性能。時鐘電路在數(shù)字電路中點有重要地位，同時又是產(chǎn)生電磁輻射的主要來源。時鐘的處理方法也是在PCB布線時需要特別重視的。在一開始就理清時鐘樹，明確各種時鐘之間的關系，布線的時候就能處理得更好。并且時鐘信號也經(jīng)常是EMC設計的難點，需要過EMC測試指標的項目尤其要注意。

時鐘線除了常規(guī)的阻抗控制和等長要求外，還需要注意以下問題。

1. 時鐘信號盡量選擇優(yōu)選布線層。

2. 時鐘信號盡量不跨分割，更不要沿著分割區(qū)布線。

3. 注意時鐘信號與其他信號的間距，至少滿足3W。

4. 有EMC要求的設計，較長的時候線盡量選擇內(nèi)層布線。

5. 注意時鐘信號的端接匹配。

6. 不要采用菊花鏈結(jié)構傳送時鐘信號，而應采用星型結(jié)構，即所有的時鐘負載直接與時鐘功率驅(qū)動器相互連接。

7. 所有連接晶振輸入/輸出端的導線盡量短，以減少噪聲干擾及分布電容對晶振的影響。

8. 晶振電容地線應使用盡量寬而短的導線連接至器件上；離晶振最近的數(shù)字地引腳，應盡量減少過孔。

9. 在數(shù)字電路中，通常的時鐘信號都是邊沿變化快的信號，對外串擾大。所以在設計中，時鐘線宜用地線包圍起來并多打地線也來減少分布電容，從而減少串擾；對高頻信號時鐘盡量使用低電壓關分時鐘信號并包地方式，需要注意包地打孔的完整性。

二、模擬信號布線要求

模擬信號的主要特點是抗干擾性差，布線時主要考慮對模擬信號的保護。