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我用VHDL語言實(shí)現(xiàn)的簡(jiǎn)單CPU設(shè)計(jì)

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發(fā)布時(shí)間: 2018-7-14 18:20

正文摘要:

使用VHDL語言編寫的一個(gè)課程設(shè)計(jì),寫了一個(gè)簡(jiǎn)單CPU,包含通用寄存器,PC寄存器,ALU等等,供大家參考

回復(fù)

ID:392858 發(fā)表于 2019-12-25 16:48
支持下
ID:517723 發(fā)表于 2019-4-21 13:17
我最近有個(gè)大作業(yè)也在做這個(gè),但是管腳映射除了奇怪的問題。
file3:MBR port map(CLK=>CLK,RST=>RST,control_signal=>control_signal,from_memory=>spo_ram,from_ACC=>ACC_L,to_memory=>to_memory,MBR_out=>MBR_out,wren=>wren);
file12:RAM1 port map(a=>address(4 downto 0),d=>MBR_out,clk=>CLK,we=>wren,spo=>spo_ram);
其中from_memory是in 變量,spo是out變量,spo_ram是頂層文件的臨時(shí)變量,F(xiàn)在仿真以后,spo和spo_ram都成功地讀到了ram里面第一行的數(shù)據(jù),但是from_mpmery就是沒有這個(gè)變量,還是一個(gè)空值,使得后續(xù)所有的變量全部沒用了。這到底是什么問題?
ID:258507 發(fā)表于 2019-2-28 17:54
bucuo,支持一下。正好學(xué)習(xí)了VHDL,在做畢設(shè)

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