基于Altera Cyclone EP IV的VHDL語言開發(fā)的智能鬧鐘設(shè)計

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發(fā)布時間: 2019-1-12 12:23

自己上課時候?qū)懙男∽鳂I(yè)，主要用FPGA和VHDL實現(xiàn)了一小鬧鐘，由于我的Altera的開發(fā)板資源有限數(shù)碼管用了4個，點陣用了一個。主要功能：1.能正常跑表，設(shè)置跑表時間 &nbs ...

回復(fù)

ID:213682 發(fā)表于 2019-12-5 21:26

終于找到了

ID:558750 發(fā)表于 2019-6-24 15:31

那個vhd文件怎么打開

ID:323384 發(fā)表于 2019-6-3 12:12

真棒真棒真棒

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