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[CPLD] signaltap波形與實際邏輯不相符，怎么辦？

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發(fā)布時間: 2022-12-18 10:47

正文摘要:

請教一個問題，我用的CPLD是altera的max ii；目前的情況是：有7個io引腳，當7個io引腳(data_in)其中任何一個變化的時候要產(chǎn)生一個FIFO寫使能脈沖(wrreq)；其中data_in是輸入的7個io引腳，pre_data_in是上個clk周期da ...

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ID:491796 發(fā)表于 2022-12-22 15:23
是不是按鍵抖動的原因？

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