FPGA頻率計(jì)EDA課程設(shè)計(jì)報(bào)告

摘要

所謂頻率就是某信號(hào)在時(shí)間T內(nèi)的變化次數(shù)N，公式：F=N/T。本次頻率計(jì)的設(shè)計(jì)的基本原理是：用一個(gè)頻率穩(wěn)定度高的頻率源作為基準(zhǔn)時(shí)鐘，對(duì)比測量待測信號(hào)的頻率。通常情況下計(jì)算每秒內(nèi)待測信號(hào)的脈沖個(gè)數(shù)，即閘門時(shí)間為1秒。閘門時(shí)間可以根據(jù)需要取值，閘門時(shí)間越長，的得到的頻率值就越準(zhǔn)確，但時(shí)間間隔會(huì)相對(duì)較長，閘門時(shí)間越短，頻率值顯示速度就會(huì)越快，但精度會(huì)因此受到影響，所以一般情況下設(shè)計(jì)頻率計(jì)以1s作為閘門時(shí)間�；�本的測量原理是，首先讓被測信號(hào)與標(biāo)準(zhǔn)信號(hào)一起通過一個(gè)閘門，然后用計(jì)數(shù)器計(jì)數(shù)信號(hào)脈沖的個(gè)數(shù)，把標(biāo)準(zhǔn)時(shí)間內(nèi)的計(jì)數(shù)結(jié)果用鎖存器鎖存起來，最后用顯示譯碼器，把鎖存的結(jié)果用LED數(shù)碼顯示管顯示出來。

• 綜合概述
  

1、EDA及頻率計(jì)概述

（1）、EDA技術(shù)概述：在計(jì)算機(jī)技術(shù)的推動(dòng)下，20世紀(jì)末，電子技術(shù)獲得了飛速的發(fā)展，現(xiàn)代電子產(chǎn)品滲透于社會(huì)的各個(gè)領(lǐng)域，有力的推動(dòng)了社會(huì)生產(chǎn)力的發(fā)展和社會(huì)信息化程度的提高，同時(shí)有促使現(xiàn)代電子產(chǎn)品性能的進(jìn)一步提高，產(chǎn)品更新?lián)Q代的節(jié)奏也越開越快。EDA（electronic design automation)技術(shù)作為現(xiàn)代電子技術(shù)設(shè)計(jì)的核心，它依賴功能強(qiáng)大的計(jì)算機(jī)，在EDA工具軟件平臺(tái)上，對(duì)以硬件描述語言HDL(hardware description language)為系統(tǒng)邏輯描述手段完成設(shè)計(jì)文件，自動(dòng)地完成邏輯簡化，邏輯分割，邏輯綜合，結(jié)構(gòu)綜合（布局布線），以及邏輯優(yōu)化和仿真測試等功能，直至實(shí)現(xiàn)既定性能的電子系統(tǒng)功能。EDA技術(shù)使得設(shè)計(jì)者的工作幾乎僅限于利用軟件的方式，即利用硬件描述語言HDL和EDA軟件來完成對(duì)系統(tǒng)硬件功能的實(shí)現(xiàn)。

（2）、頻率計(jì)研究與應(yīng)用：頻率計(jì)已經(jīng)廣泛應(yīng)用于高科技產(chǎn)品行業(yè)的生產(chǎn)之中，到今天頻率計(jì)已開始向智能、精細(xì)方向發(fā)展，因此系統(tǒng)對(duì)電路的要求越來越高，傳統(tǒng)的集成電路設(shè)計(jì)技術(shù)已經(jīng)無法滿足性能日益提高的系統(tǒng)要求。在信息技術(shù)高度發(fā)展的今天，電子系統(tǒng)數(shù)字化已成為有目共睹的趨勢。從傳統(tǒng)應(yīng)用中小規(guī)模芯片構(gòu)成系統(tǒng)到廣泛應(yīng)用單片機(jī)，直到今天FPGA/CPLD在系統(tǒng)設(shè)計(jì)中的應(yīng)用，電子技術(shù)已邁入一個(gè)全新的階段。而在電子技術(shù)中，頻率是最基本的參數(shù)之一，而信號(hào)的頻率往往與測量方案的制定、測量結(jié)果都有著十分密切的關(guān)系，所以測頻率方法的研究越來越受到重視。

（3）、基本設(shè)計(jì)原理及測量方法：用一個(gè)頻率穩(wěn)定度高的頻率源作為基準(zhǔn)時(shí)鐘，對(duì)比測量待測信號(hào)的頻率。通常情況下計(jì)算每秒內(nèi)待測信號(hào)的脈沖個(gè)數(shù)，即閘門時(shí)間為1秒。閘門時(shí)間可以根據(jù)需要取值，閘門時(shí)間越長，的得到的頻率值就越準(zhǔn)確，但時(shí)間間隔會(huì)相對(duì)較長，閘門時(shí)間越短，頻率值顯示速度就會(huì)越快，但精度會(huì)因此受到影響，所以一般情況下設(shè)計(jì)頻率計(jì)以1s作為閘門時(shí)間�；�本的測量原理是，首先讓被測信號(hào)與標(biāo)準(zhǔn)信號(hào)一起通過一個(gè)閘門，然后用計(jì)數(shù)器計(jì)數(shù)信號(hào)脈沖的個(gè)數(shù)，把標(biāo)準(zhǔn)時(shí)間內(nèi)的計(jì)數(shù)結(jié)果用鎖存器鎖存起來，最后用顯示譯碼器，把鎖存的結(jié)果用LED數(shù)碼顯示管顯示出來。

• 使用軟件及工具
  

對(duì)于quaturs Ⅱ軟件的基本描述：QuartusII是Altera公司的綜合性PLD/FPGA開發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（AlteraHardwareDescriptionLanguage）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程.Quartus II提供了完全集成且與電路結(jié)構(gòu)無關(guān)的開發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計(jì)的全部特性，包括：可利用原理圖、結(jié)構(gòu)框圖、VerilogHDL、AHDL和VHDL完成電路描述，并將其保存為設(shè)計(jì)實(shí)體文件；芯片（電路）平面布局連線編輯；LogicLock增量設(shè)計(jì)方法，用戶可建立并優(yōu)化系統(tǒng)，然后添加對(duì)原始系統(tǒng)的性能影響較小或無影響的后續(xù)模塊；功能強(qiáng)大的邏輯綜合工具；完備的電路功能仿真與時(shí)序邏輯仿真工具；定時(shí)/時(shí)序分析與關(guān)鍵路徑延時(shí)分析；可使用SignalTap II邏輯分析工具進(jìn)行嵌入式的邏輯分析；支持 軟件 源文件的添加和創(chuàng)建，并將它們鏈接起來生成編程文件；使用組合 編譯方式可一次完成整體設(shè)計(jì)流程；自動(dòng)定位編譯錯(cuò)誤；高效的期間編程與驗(yàn)證工具；可讀入標(biāo)準(zhǔn)的EDIF網(wǎng)表文件、VHDL網(wǎng)表文件和Verilog網(wǎng)表文件；能生成第三方EDA 軟件使用的VHDL網(wǎng)表文件和Verilog網(wǎng)表文件。

二、模塊設(shè)計(jì)

  根據(jù)前一章的敘述，頻率計(jì)的工作流程基本是：由信號(hào)源發(fā)出周期信號(hào)——待測信號(hào)，通過由測頻控制電路提供的基準(zhǔn)測頻信號(hào)即閘門信號(hào)，然后在單位時(shí)間內(nèi)由計(jì)數(shù)器來計(jì)經(jīng)由閘門的信號(hào)脈沖個(gè)數(shù)，計(jì)數(shù)器將所計(jì)個(gè)數(shù)交由鎖存器進(jìn)行存儲(chǔ)，經(jīng)過測頻控制電路提供的使能信號(hào)，鎖存器再將信號(hào)轉(zhuǎn)送給譯碼器進(jìn)行進(jìn)制轉(zhuǎn)換，最后在經(jīng)過數(shù)碼顯示管將所測得頻率值顯示出來。所以，在設(shè)計(jì)頻率計(jì)的工作中大概可以將設(shè)計(jì)模塊分為五個(gè)模塊即（設(shè)計(jì)原理圖如下）1、信號(hào)發(fā)生模塊；2、測頻控制模塊；3、計(jì)數(shù)器模塊；4、鎖存模塊；5、譯碼及顯示模塊，各個(gè)模塊完成后再經(jīng)過頂層設(shè)計(jì)將其連接，最后再做整體調(diào)試、運(yùn)行、改正。

• 簡易信號(hào)發(fā)生器及六選一選擇器模塊
  

• 為方便測試，上述產(chǎn)生的六個(gè)信號(hào)需要控制著每次只輸出一個(gè)給頻率計(jì)測量，因此需要設(shè)計(jì)一個(gè)簡單的選擇，通過撥碼開關(guān)控制每次輸出的信號(hào)。部分程序如下
  

• 測頻控制模塊
  

• 進(jìn)制轉(zhuǎn)換模塊
  

• 譯碼顯示模塊
  

• 頂層設(shè)計(jì)模塊
  

上述程序是頂層設(shè)計(jì)中對(duì)測評(píng)控制和譯碼顯示模塊的調(diào)用及兩個(gè)模塊的端口連接。頂層設(shè)計(jì)的仿真圖如下：

由仿真結(jié)果可以看出，當(dāng)撥碼開關(guān)撥至“010000”時(shí)，頻率計(jì)所測量的得輸出信號(hào)如“l(fā)c1k”所示，隨后由譯碼顯示模塊，將其轉(zhuǎn)換為bcd碼，其中bcd2所表示的是小數(shù)點(diǎn)的位置，bcd0,bcd1分別表示所保留的兩位小數(shù)點(diǎn)。Lc1,lc1k分別表示單位為Hz和kHz兩個(gè)單位的量程，從圖中可以看出撥碼開關(guān)撥至“010000”時(shí)所用量程的單位是kHz。

6、本人負(fù)責(zé)模塊。
此次設(shè)計(jì)，我負(fù)責(zé)的是頂層設(shè)計(jì)，在組內(nèi)的任務(wù)相對(duì)來說是最輕松的。頂層設(shè)計(jì)就是將組員設(shè)計(jì)的各個(gè)模塊通過COMPONENT語句實(shí)現(xiàn)調(diào)用，再用端口映射語句PORT MAP語句將各個(gè)模塊連接起來形成一個(gè)完整的電路。設(shè)計(jì)過程參照《EDA技術(shù)實(shí)用教程》中全加器頂層設(shè)計(jì)的過程來完成。原理圖如下：

在該模塊的設(shè)計(jì)中，要注意的問題就是各個(gè)模塊可能會(huì)用到的重復(fù)的端口名稱，其次就是要有一個(gè)明確的引腳分配思路，之后在開發(fā)板上運(yùn)行時(shí)，集中可辨的按鍵可以減少操作難度，更加方便演示。


三、設(shè)計(jì)要求的實(shí)現(xiàn)及問題的發(fā)現(xiàn)
1、    由上一節(jié)中頂層設(shè)計(jì)的原理圖可以看到，信號(hào)的發(fā)生和選擇是完全獨(dú)立的，所以該頻率計(jì)還可以測量任何外部接入信號(hào)的頻率。
2、    精度的計(jì)算：

3、本次設(shè)計(jì)的問題在于量程的選擇問題上，在被測信號(hào)低于1000Hz時(shí)量程的單位為Hz，大于1000時(shí)單位為kHz，因此無法確認(rèn)1000Hz時(shí)的量程應(yīng)該怎樣劃分。
  
四、總結(jié)
短短兩周的課程設(shè)計(jì)，讓大家都獲益良多。從一開始的被迫學(xué)習(xí)到后來慢慢主動(dòng)的去查閱資料，整理思路，討論問題，到最后大家一起主動(dòng)解決問題，這一過程不僅是知識(shí)的增長更多的認(rèn)識(shí)到團(tuán)隊(duì)合作的重要性。
像EDA，單片機(jī)這樣的課程對(duì)于我來說仿佛是天書一樣。在做實(shí)驗(yàn)的時(shí)候也是盡可能的去網(wǎng)上復(fù)制粘貼程序，沒有投入一點(diǎn)點(diǎn)自己的思考在里面。上課的時(shí)候，盡管老師在講臺(tái)上講的生龍活虎，但我整堂課就是左耳進(jìn)右耳出，雖然有時(shí)候覺得應(yīng)該積累一些知識(shí)，以免最后什么也沒有學(xué)到，但當(dāng)靜心開始聽課時(shí)，總會(huì)有那么一些專業(yè)術(shù)語卡在腦子，就像是編譯過程中遇到了錯(cuò)誤而怎么也找不到解決方法一般。
這兩周的課程設(shè)計(jì)對(duì)我來說并不輕松，在與組員的討論討論過程中更是暴露自己在這門課程上的無知。模塊劃分的事情也是討論一遍又一遍，第一個(gè)星期過后，看得出大家都有了些倦怠，但當(dāng)?shù)谝淮未蠹叶甲龊酶鱾�(gè)模塊時(shí)，我確實(shí)是長舒了一口氣，殊不知，問題的出現(xiàn)才是從這會(huì)開始，在做整合的時(shí)候，我們發(fā)現(xiàn)各個(gè)人做的模塊在很大程度上互相不匹配，但是討論解決方案時(shí)又無從下手，最后大家都變得有些心煩意亂。
當(dāng)今時(shí)代是信息技術(shù)高速發(fā)展的時(shí)代，各種信息產(chǎn)業(yè)及電子產(chǎn)品充斥著整個(gè)世界，推動(dòng)著信息時(shí)代的前進(jìn)，作為學(xué)習(xí)信息學(xué)科的學(xué)生來說，更是承擔(dān)著未來信息技術(shù)發(fā)展的重任，《EDA技術(shù)基礎(chǔ)》作為信息技術(shù)的主要學(xué)科，對(duì)于信息類學(xué)生來說更是重要。既然作為重要學(xué)科，所以學(xué)習(xí)難度也不會(huì)很輕松，雖然是基礎(chǔ)知識(shí)但涵蓋的知識(shí)也是相當(dāng)全面，在一學(xué)期的學(xué)習(xí)過程中，覺得很多的知識(shí)都沒有辦法了解和運(yùn)用，在課程設(shè)計(jì)之前大家都戰(zhàn)戰(zhàn)兢兢，不知道會(huì)抽到什么課題，也不知道最后能不能做出來，但兩個(gè)星期的設(shè)計(jì)過程中，隨著一個(gè)個(gè)問題的出現(xiàn)，大家的情緒也跟著起起伏伏，但經(jīng)過組員的討論和建議，一個(gè)個(gè)的問題又慢慢的被解決，直到最后在大家的一起努力之下完成設(shè)計(jì)。整個(gè)過程中，體現(xiàn)出了團(tuán)隊(duì)合作的重要性。
在學(xué)習(xí)了EDA技術(shù)的基礎(chǔ)便開始做設(shè)計(jì)對(duì)于我們大多數(shù)普通學(xué)生來說都是不容易的，在討論設(shè)計(jì)方案的時(shí)候都盡量的挑選最簡單的過程進(jìn)行設(shè)計(jì)，而最后設(shè)計(jì)出來的成果又存在很多的問題。在我們本次的設(shè)計(jì)中，我們直接將發(fā)揮部分的一個(gè)選項(xiàng)加入了設(shè)計(jì)過程，在量程選擇問題上我們直接設(shè)計(jì)成了自動(dòng)量程，在測頻控制模塊的設(shè)計(jì)中也存在不恰當(dāng)?shù)某绦虮磉_(dá)。但總體來說，我們本次設(shè)計(jì)的頻率計(jì)雖然在很大程度上存在“偷工減料”所導(dǎo)致的問題，但在最后運(yùn)行時(shí)，還是可以達(dá)到預(yù)期額效果，并且對(duì)我們的組員來說，只存在問題才會(huì)讓大家投入更多的思考，解決問題的過程也是一個(gè)提高的過程。
本次模塊的分配中，由于組員人數(shù)比較多，所以我所負(fù)責(zé)的模塊是最為簡單的頂層設(shè)計(jì)模塊，但在第一個(gè)星期的設(shè)計(jì)過程，也有參與其他模塊的設(shè)計(jì)和討論，所以雖然最后的任務(wù)相對(duì)容易，但在整個(gè)過程中也學(xué)到了很多東西。
參考文獻(xiàn)：
《EDA技術(shù)實(shí)用教程》——VHDL版/潘松，黃繼業(yè)編著.——5版.——北京：科學(xué)出版社，2013.
附錄：
所用程序：
1、方波信號(hào)發(fā)生及選擇：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity fangbo is
port(clk:in std_logic;             --輸入時(shí)鐘50Mhz
     key:in std_logic_vector(4 downto 0);
      tclk: out std_logic);
end fangbo;
architecture hav of fangbo is
signal a,b,c,d,e :std_logic;

begin
fangbo:process(clk)           --產(chǎn)生五種方波
variable cnt1,cnt2,cnt3,cnt4,cnt5 :INTEGER RANGE 0 TO 5000000;
    begin
        if clk'event and clk='1' then         
               if cnt1<250 then cnt1:=cnt1+1;
                else a<=not a; cnt1:=0;
                end if;
                if cnt2<2500 then cnt2:=cnt2+1;
                else b<=not b; cnt2:=0;
                end if;
                if cnt3<25000 then cnt3:=cnt3+1;
                else c<=not c; cnt3:=0;
                end if;
                if cnt4<250000 then cnt4:=cnt4+1;
                else d<=not d; cnt4:=0;
                end if;
                if cnt5<2500000 then cnt5:=cnt5+1;
                else e<=not e; cnt5:=0;
                end if;
            end if;
    end process;
   
xuanze:process(key)              ----選擇方波
begin
case(key) is
when "10000" => tclk<=e;
when "01000" => tclk<=d;
when "00100" => tclk<=c;
when "00010" => tclk<=b;
when "00001" => tclk<=a;
when  others => NULL;
end case;
2、測頻控制：library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
USE IEEE.STD_LOGIC_ARITH.ALL;
entity cepin is
port(clk:in std_logic;             --輸入時(shí)鐘50Mhz
     tclk:in std_logic;
      rst : in std_logic;  
      x : out integer range 0 to 500000000;
        j,lc1,lc1k: out std_logic);
end cepin;
architecture hav of cepin is
signal a :std_logic ;
SIGNAL cnt0:INTEGER RANGE 0 TO 5000000;
begin

cepin:process(clk,tclk)
begin
if rst='0' then cnt0<=0;x<=0;j<='0';
else
     j<=tclk;
     if clk'event and clk='1' then
         if tclk='1' then cnt0<=cnt0+1;
         else
         if cnt0>24999 then
               x<=(250000000/cnt0*10);lc1<='1';lc1k<='0'; cnt0<=0;
        elsif    cnt0/=0 and cnt0<25000    then
              x<=2500000/cnt0;lc1<='0';lc1k<='1'; cnt0<=0;
          end if;
          end if;
          end if;
          end if;
    end process;

end hav;
3、譯碼及顯示:library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity yima is
port ( A1,A2,A3,A4,A5 : in STD_LOGIC_VECTOR(3 DOWNTO 0);
       bcd0,bcd1,bcd2,bcd3,bcd4,bcd5:out std_logic_vector(6 downto 0));
end yima;
architecture hav of yima is
begin
yima:process(A1,A2,A3,A4,A5)
BEGIN
bcd2(6 downto 0)<="1110111";   -- _
case (A1) is
     WHEN"0000" => BCD0(6 DOWNTO 0)<="1000000";  --0
      WHEN"0001" => BCD0(6 DOWNTO 0)<="1111001";  --1
      WHEN"0010" => BCD0(6 DOWNTO 0)<="0100100";  --2
      WHEN"0011" => BCD0(6 DOWNTO 0)<="0110000";  --3
      WHEN"0100" => BCD0(6 DOWNTO 0)<="0011001";  --4
      WHEN"0101" => BCD0(6 DOWNTO 0)<="0010010";  --5
      WHEN"0110" => BCD0(6 DOWNTO 0)<="0000010";  --6
      WHEN"0111" => BCD0(6 DOWNTO 0)<="1111000";  --7
      WHEN"1000" => BCD0(6 DOWNTO 0)<="0000000";  --8
     WHEN"1001" => BCD0(6 DOWNTO 0)<="0010000";  --9
      WHEN OTHERS => BCD0(6 DOWNTO 0)<="1111111";bcd2(6 downto 0)<="1111111";
end case;
case (A2) is
     WHEN"0000" => BCD1(6 DOWNTO 0)<="1000000";  --0
      WHEN"0001" => BCD1(6 DOWNTO 0)<="1111001";  --1
      WHEN"0010" => BCD1(6 DOWNTO 0)<="0100100";  --2
      WHEN"0011" => BCD1(6 DOWNTO 0)<="0110000";  --3
      WHEN"0100" => BCD1(6 DOWNTO 0)<="0011001";  --4
      WHEN"0101" => BCD1(6 DOWNTO 0)<="0010010";  --5
      WHEN"0110" => BCD1(6 DOWNTO 0)<="0000010";  --6
      WHEN"0111" => BCD1(6 DOWNTO 0)<="1111000";  --7
      WHEN"1000" => BCD1(6 DOWNTO 0)<="0000000";  --8
     WHEN"1001" => BCD1(6 DOWNTO 0)<="0010000";  --9
      WHEN OTHERS => BCD1(6 DOWNTO 0)<="1111111";bcd2(6 downto 0)<="1111111";
end case;
case (A3) is
     WHEN"0000" => BCD3(6 DOWNTO 0)<="1000000";  --0
      WHEN"0001" => BCD3(6 DOWNTO 0)<="1111001";  --1
      WHEN"0010" => BCD3(6 DOWNTO 0)<="0100100";  --2
      WHEN"0011" => BCD3(6 DOWNTO 0)<="0110000";  --3
      WHEN"0100" => BCD3(6 DOWNTO 0)<="0011001";  --4
      WHEN"0101" => BCD3(6 DOWNTO 0)<="0010010";  --5
      WHEN"0110" => BCD3(6 DOWNTO 0)<="0000010";  --6
      WHEN"0111" => BCD3(6 DOWNTO 0)<="1111000";  --7
      WHEN"1000" => BCD3(6 DOWNTO 0)<="0000000";  --8
     WHEN"1001" => BCD3(6 DOWNTO 0)<="0010000";  --9
      WHEN OTHERS => BCD3(6 DOWNTO 0)<="1111111";bcd2(6 downto 0)<="1111111";
end case;
case (A4) is
     WHEN"0000" => BCD4(6 DOWNTO 0)<="1000000";  --0
      WHEN"0001" => BCD4(6 DOWNTO 0)<="1111001";  --1
      WHEN"0010" => BCD4(6 DOWNTO 0)<="0100100";  --2
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