FPGA入門教程(共37頁精彩pdf下載)

該時(shí)序電路實(shí)現(xiàn)了一個(gè)序列檢測器，當(dāng)輸入序列‘datain’中出現(xiàn)‘101’時(shí)，標(biāo)志位 F 將輸 出‘1’，其他時(shí)刻輸出‘0’。電路中‘clk’為時(shí)鐘信號，‘D1’，‘D2’，‘D3’為移位寄存器的輸出，’enable’ 為該電路的使能信號。其功能仿真波形如下圖所示：

當(dāng)一個(gè)邏輯門的輸入有兩個(gè)或兩個(gè)以上的變量發(fā)生改變時(shí)，由于這些變量是經(jīng)過不同路 徑產(chǎn)生的，使得它們狀態(tài)改變的時(shí)刻有先有后，這種時(shí)差引起的現(xiàn)象稱為競爭（Race）。競 爭的結(jié)果將很可能導(dǎo)致冒險(xiǎn)（Hazard）發(fā)生（例如產(chǎn)生毛刺），造成錯(cuò)誤的后果，并影響系 統(tǒng)的工作。

組合邏輯電路的冒險(xiǎn)僅在信號狀態(tài)改變的時(shí)刻出現(xiàn)毛刺，這種冒險(xiǎn)是過渡性的，它不會 使穩(wěn)態(tài)值偏離正常值，但在時(shí)序電路中，冒險(xiǎn)是本質(zhì)的，可導(dǎo)致電路的輸出值永遠(yuǎn)偏離正常 值或者發(fā)生振蕩。

避免冒險(xiǎn)的最簡單的方法是同一時(shí)刻只允許單個(gè)輸入變量發(fā)生變化，或者使用寄存器采 樣的辦法。

信號在 FPGA 器件中通過邏輯單元連線時(shí)，一定存在延時(shí)。延時(shí)的大小不僅和連線的長 短和邏輯單元的數(shù)目有關(guān)，而且也和器件的制造工藝、工作環(huán)境等有關(guān)。因此，信號在器件 中傳輸?shù)臅r(shí)候，所需要的時(shí)間是不能精確估計(jì)的，當(dāng)多路信號同時(shí)發(fā)生跳變的瞬間，就產(chǎn)生 了“競爭冒險(xiǎn)”。這時(shí)，往往會出現(xiàn)一些不正確的尖峰信號，這些尖峰信號就是“毛刺”。

可見，即使是在最簡單的邏輯運(yùn)算中，如果出現(xiàn)多路信號同時(shí)跳變的情況，在通過內(nèi)部 走線之后，就一定會產(chǎn)生毛刺。而現(xiàn)在數(shù)字電路設(shè)計(jì)中的信號往往是由時(shí)鐘控制的，如果將 帶有毛刺的輸出信號直接連接到時(shí)鐘輸入端、清零或置位端口的設(shè)計(jì)，可能會導(dǎo)致嚴(yán)重的后 果；此外對于多數(shù)據(jù)輸入的復(fù)雜運(yùn)算系統(tǒng)，每個(gè)數(shù)據(jù)都由相當(dāng)多的位數(shù)組成。這時(shí)，每一級 的毛刺都會對結(jié)果有嚴(yán)重的影響，如果是多級的設(shè)計(jì)，那么毛刺累加后甚至?xí)绊懻麄€(gè)設(shè)計(jì) 的可靠性和精確性。

判斷一個(gè)邏輯電路在某些輸入信號發(fā)生變化時(shí)是否會產(chǎn)生毛刺，首先要判斷信號是否會 同時(shí)變化，然后判斷在信號同時(shí)變化的時(shí)候，是否會產(chǎn)生毛刺，這可以通過邏輯函數(shù)的卡諾 圖或邏輯函數(shù)表達(dá)式來進(jìn)行判斷。

毛刺是數(shù)字電路設(shè)計(jì)中的棘手問題，它的出現(xiàn)會影響電路工作的穩(wěn)定性、可靠性，嚴(yán)重 時(shí)會導(dǎo)致整個(gè)數(shù)字系統(tǒng)的誤動作和邏輯紊亂。

這是一種比較傳統(tǒng)的去除毛刺的方法。原理就是用一個(gè) D 觸發(fā)器去讀帶毛刺的信號， 利用 D 觸發(fā)器對輸入信號的毛刺不敏感的特點(diǎn)，去除信號中的毛刺。在實(shí)際中，對于簡單 的邏輯電路，尤其是對信號中發(fā)生在非時(shí)鐘跳變沿的毛刺信號，去除效果非常的明顯。

但是如果毛刺信號發(fā)生在時(shí)鐘信號的跳變沿，D 觸發(fā)器的效果就沒有那么明顯了（加 D 觸發(fā)器以后的輸出 q，仍含有毛刺）。另外，D 觸發(fā)器的使用還會給系統(tǒng)帶來一定的延時(shí)， 特別是在系統(tǒng)級數(shù)較多的情況下，延時(shí)也將變大，因此在使用 D 觸發(fā)器去除毛刺的時(shí)候， 一定要視情況而定，并不是所有的毛刺都可以用 D 觸發(fā)器來消除。

2、信號同步法 設(shè)計(jì)數(shù)字電路的時(shí)候采用同步電路可以大大減少毛刺。由于大多數(shù)毛刺都比較短（大

概幾個(gè)納秒），只要毛刺不出現(xiàn)在時(shí)鐘跳變沿，毛刺信號就不會對系統(tǒng)造成危害了。因此一 般認(rèn)為，只要在整個(gè)系統(tǒng)中使用同一個(gè)時(shí)鐘就可以實(shí)現(xiàn)系統(tǒng)同步。但是，時(shí)鐘信號在 FPGA 器件中傳遞時(shí)是有延時(shí)的，我們無法預(yù)知時(shí)鐘跳變沿的精確位置。也就是說我們無法保證在 某個(gè)時(shí)鐘的跳變沿讀取的數(shù)據(jù)是一個(gè)穩(wěn)定的數(shù)據(jù)，尤其是在多級設(shè)計(jì)中，這個(gè)問題就更加突 出。因此，做到真正的"同步"就是去除毛刺信號的關(guān)鍵問題。所以同步的關(guān)鍵就是保證在時(shí) 鐘的跳變沿讀取的數(shù)據(jù)是穩(wěn)定的數(shù)據(jù)而不是毛刺數(shù)據(jù)。以下為兩種具體的信號同步方法。

（1）信號延時(shí)同步法 信號延時(shí)法，它的原理就是在兩級信號傳遞的過程中加一個(gè)延時(shí)環(huán)節(jié)，從而保證在下一

個(gè)模塊中讀取到的數(shù)據(jù)是穩(wěn)定后的數(shù)據(jù)，即不包含毛刺信號。這里所指的信號延時(shí)可以是數(shù) 據(jù)信號的延時(shí)，也可以是時(shí)鐘信號的延時(shí)。

（2）狀態(tài)機(jī)控制 使用狀態(tài)機(jī)也可以實(shí)現(xiàn)信號的同步和消除毛刺的目的。在數(shù)據(jù)傳遞比較復(fù)雜的多模塊系

統(tǒng)中，由狀態(tài)機(jī)在特定的時(shí)刻分別發(fā)出控制特定模塊的時(shí)鐘信號或者模塊使能信號，狀態(tài)機(jī) 的循環(huán)控制就可以使得整個(gè)系統(tǒng)協(xié)調(diào)運(yùn)作，同時(shí)減少毛刺信號。那么只要我們在狀態(tài)機(jī)的觸 發(fā)時(shí)間上加以處理，就可以避免競爭冒險(xiǎn)，從而抑制毛刺的產(chǎn)生。

刺的出現(xiàn)，因?yàn)楦窭状a計(jì)數(shù)器的輸出每次只有一位跳變。 其他關(guān)于毛刺的詳細(xì)討論，請見補(bǔ)充教程 2：關(guān)于毛刺問題的探討。

同步電路是指所有電路在同一個(gè)公共時(shí)鐘的上升沿或下降沿的觸發(fā)下同步地工作。但在 實(shí)際系統(tǒng)中，往往存在多時(shí)鐘域的情況，這時(shí)同步的概念有所延伸，不再專指整個(gè)設(shè)計(jì)同步 于同一時(shí)鐘沿，而是指設(shè)計(jì)應(yīng)該做到局部同步，在每個(gè)時(shí)鐘域內(nèi)的電路要同步于同一時(shí)鐘沿。

目前的工程設(shè)計(jì)中一般使用同步時(shí)序電路來完成整個(gè)系統(tǒng)的設(shè)計(jì)，由上一節(jié)可見，時(shí)鐘 在同步電路設(shè)計(jì)中起著至關(guān)重要的作用。那么，我們在設(shè)計(jì)時(shí)首先要完成的是對時(shí)鐘的設(shè)計(jì)。 如今在設(shè)計(jì)中常見的時(shí)鐘類型包括: 全局時(shí)鐘、內(nèi)部邏輯時(shí)鐘和門控時(shí)鐘。

全局時(shí)鐘即同步時(shí)鐘，它通過 FPGA 芯片內(nèi)的全局時(shí)鐘布線網(wǎng)絡(luò)或區(qū)域時(shí)鐘網(wǎng)絡(luò)來驅(qū) 動，全局時(shí)鐘具有高扇出、高精度、低 Jitter 和低Skew 的特點(diǎn)，它到芯片中的每一個(gè)寄存 器的延遲最短，且該延遲可被認(rèn)為是固定值。所以我們推薦在所有的設(shè)計(jì)中的時(shí)鐘都使用全 局時(shí)鐘。全局時(shí)鐘的設(shè)計(jì)有以下幾種方法：

(2). 將 FPGA 芯片內(nèi)部邏輯產(chǎn)生的時(shí)鐘分配至全局時(shí)鐘布線網(wǎng)絡(luò)。 (3). 將外部時(shí)鐘通過專用的全局時(shí)鐘輸入引腳引入 FPGA。 在我們的設(shè)計(jì)中，一般推薦電路中的所有的時(shí)鐘都由 PLL 鎖相環(huán)產(chǎn)生。一方面，PLL

PLL 鎖相環(huán)默認(rèn)將其驅(qū)動的時(shí)鐘分配至全局時(shí)鐘網(wǎng)絡(luò)或區(qū)域時(shí)鐘網(wǎng)絡(luò)，Jitter 和 Skew 都很小。 下圖取自我們項(xiàng)目中的一個(gè) PLL 鎖相環(huán)設(shè)計(jì)，該P(yáng)LL 用于驅(qū)動 DDR 的接口模塊。因?yàn)?/font>

功能所需，DDR 接口需要三個(gè) 133MHz 的時(shí)鐘，相位分別是‘-90 o ’、‘0 o ’、‘-180 o ’，圖中所示 即為該時(shí)鐘的產(chǎn)生模塊。我們使用 QuartusⅡ的Megawizard 生成 PLL 鎖相環(huán)的 IP core。其 中‘inclk_66’為 PLL 鎖相環(huán)的輸入時(shí)鐘，由外部的 66MHz 晶振提供，經(jīng)過 PLL 倍頻和移相

后得到所需的三個(gè)全局時(shí)鐘。