基于一般模型的計(jì)數(shù)器的FPGA設(shè)計(jì)報(bào)告

如果把計(jì)數(shù)器看作是輸出狀態(tài)隨時(shí)鐘信號(hào)不斷變化的狀態(tài)機(jī)，可以把它抽象成如圖5.2.1所示的一般結(jié)構(gòu)模型。在這個(gè)模型里，包含一個(gè)根據(jù)現(xiàn)態(tài)求得次態(tài)的狀態(tài)譯碼器，和一個(gè)由時(shí)鐘信號(hào)同步控制的n位寄存器組。

              圖5.2.1 計(jì)數(shù)器的一般模型

在QuartusII中，無(wú)論是實(shí)現(xiàn)寄存器組模塊，還是實(shí)現(xiàn)譯碼器模塊，都是比較容易的。例如實(shí)現(xiàn)一個(gè)模16計(jì)數(shù)器，根據(jù)第四章實(shí)驗(yàn)4.4廣義譯碼器的設(shè)計(jì)方法，可以寫Verilog HDL代碼實(shí)現(xiàn)。

首先創(chuàng)建新工程counter16，為新工程建立新文件夾counter16，命名工程和頂層文件名為counter16。點(diǎn)擊New|Verilog HDL File，新建文本文件，打開文本編輯窗口，鍵入Verilog HDL代碼，如圖5.2.2所示，生成CNT16元件。

圖5.2.2 狀態(tài)譯碼器

在這里，由于輸出狀態(tài)有4位，需要4個(gè)寄存器保存數(shù)據(jù)，所以寄存器組模塊的電路圖如圖5.2.3所示。點(diǎn)擊New|Block Diagram/Schematic File，新建一個(gè)原理圖文件，命名為DFF4。在打開的圖形編輯窗口，放置4個(gè)dff元件，以及相應(yīng)的輸入輸出端口，連線。將所有的時(shí)鐘信號(hào)用統(tǒng)一的時(shí)鐘輸入信號(hào)CLK來(lái)控制，所有的清零信號(hào)，用RST來(lái)統(tǒng)一控制。命名好輸入輸出端口，4位寄存器組模塊就繪制好了，生成一個(gè)DFF4的元件。當(dāng)然也可以調(diào)用元件庫(kù)中的74175等集成的寄存器宏模塊實(shí)現(xiàn)電路。

然后再新建一個(gè)原理圖文件，命名為counter16，為頂層文件，和工程同名。調(diào)用CNT16和DFF4元件，按照計(jì)數(shù)器一般結(jié)構(gòu)模型連接兩個(gè)元件。注意模塊間傳輸多位數(shù)據(jù)時(shí)，點(diǎn)擊工具欄上的符號(hào)，用總線進(jìn)行連接。加上相應(yīng)的輸入和輸出端口，繪制頂層電路，如圖5.2.4所示。

              圖5.2.3 DFF4寄存器組

     圖5.2.4 計(jì)數(shù)器一般模型原理圖

設(shè)計(jì)計(jì)數(shù)器時(shí)，有時(shí)需要設(shè)計(jì)進(jìn)位輸出或者借位輸出信號(hào)，因此增加一個(gè)進(jìn)位信號(hào)，如下圖5.2.5所示。

             圖5.2.5 進(jìn)位輸出電路

電路原理圖繪制完成后，接下來(lái)是編譯、仿真和下載。仿真時(shí)，盡可能測(cè)試所有的輸入情況。例如在RST信號(hào)初期，用鼠標(biāo)左鍵拖曳的方式選中一段，置為低電平（有效，清零），后面置為高電平（無(wú)效，正常計(jì)數(shù)），如圖5.2.6所示，以觀察清零信號(hào)對(duì)輸出的影響。

                圖5.2.6 對(duì)RST賦值

圖5.2.7是16進(jìn)制計(jì)數(shù)器的仿真結(jié)果。由圖可見，在計(jì)數(shù)狀態(tài)到達(dá)1110時(shí)，進(jìn)位輸出有一個(gè)毛刺。這是因?yàn)樵谳敵鰻顟B(tài)從1011到1110變化時(shí)，變化時(shí)間不一致，導(dǎo)致有1111的信號(hào)短暫發(fā)生，因而出現(xiàn)了進(jìn)位輸出端的毛刺。

             圖5.2.7  16進(jìn)制計(jì)數(shù)器仿真結(jié)果

在這個(gè)一般模型電路的基礎(chǔ)上，增加一個(gè)比較器模塊，可以實(shí)現(xiàn)反饋清零型的一般模型電路。例如實(shí)現(xiàn)一個(gè)模12計(jì)數(shù)器，電路模型圖如圖5.2.8所示。

          圖5.2.8 基于一般模型的反饋清零型電路模塊圖

在QuartusII中畫出原理圖，如圖5.2.9所示。其中，譯碼器模塊和寄存器組和之前電路一模一樣。比較器模塊，用來(lái)比較現(xiàn)態(tài)CS和反饋清零預(yù)置數(shù)A，如果兩者相等，則清零；不相等，正常計(jì)數(shù)。

         圖5.2.9 反饋清零的一般模型電路原理圖

比較器具體實(shí)現(xiàn)如下：

module comP(CS,A,R);  //定義模塊名，及輸入輸出端口

  input [3:0]CS,A;//   定義輸入端口，CS為現(xiàn)態(tài)輸出，A為預(yù)置清零狀態(tài)

  output R;//       定義輸出端口，R為清零標(biāo)志數(shù)

  reg R;//           輸出端口定義為reg類型

  always@(CS,A,R)//  always過(guò)程語(yǔ)句，當(dāng)CS、A、R發(fā)生變化，執(zhí)行后面的塊語(yǔ)句

    case(CS)   //  case條件語(yǔ)句，這里也可以用if語(yǔ)句實(shí)現(xiàn)同樣的功能

     A:R<=1'b1;  //  當(dāng)CS等于A，R被賦值為1，這時(shí)反饋回寄存器，使輸出清零

     default:R<=1'b0;// 當(dāng)CS不等于A，R被賦值為0，這時(shí)計(jì)數(shù)器正常計(jì)數(shù)；

    endcase    //   case語(yǔ)句結(jié)束

endmodule      //   模塊結(jié)束

這個(gè)電路，可以通過(guò)修改清零預(yù)置數(shù)A，方便的更改計(jì)數(shù)模值，仿真結(jié)果如圖5.2.10所示。

          圖5.2.10 反饋清零型一般模型電路的仿真結(jié)果