FPGA課程設計多功能數(shù)字鐘

多功能數(shù)字鐘

說  明

• 論文書寫要求與說明
  

• 嚴格按照模板進行書寫。自己可以自行修改標題的題目
• 關于字體：
  
  • 題目：三號黑體加粗。
  • 正文：小四號宋體，行距為1.25倍。
    
• 嚴禁抄襲和雷同，一經(jīng)發(fā)現(xiàn)，成績即判定為不及格�。�！
  

• 設計提交說明
  

• 設計需要提交“電子稿”和“打印稿”；
• “打印稿”包括封面、說明（即本頁內容）、設計內容三部分；訂書機左邊裝訂。
• “電子稿”上交：文件名為 “FPGA課程設計報告-班級-學號-姓名.doc”,所有報告發(fā)送給班長，由班長統(tǒng)一打包后統(tǒng)一發(fā)送到付小倩老師。
• “打印稿”由班長收齊后交到：12教305辦公室；
• 
  
  

第一章  緒論

關鍵詞：FPGA，數(shù)字鐘

第二章 FPGA的相關介紹

2.1  FPGA概述

2.2 FPGA特點

2.3 FPGA設計注意

第三章 Quartus II與Verilog HDL相關介紹

3.1 Quartus II

3.2  Verilog HDL

第四章 設計方案

4.1數(shù)字鐘的工作原理

4.2 按鍵消抖

4.3時鐘復位

4.4時鐘校時

4.5數(shù)碼管顯示模塊。

第五章 方案實現(xiàn)與驗證

5.1產(chǎn)生秒脈沖

5.2秒個位進位

5.3按鍵消抖

5.4復位按鍵設置

5.5 數(shù)碼管顯示。

5.6 RTL結構總圖

第六章 實驗總結

第七章 Verilog HDL源代碼附錄

現(xiàn)代社會的標志之一就是信息產(chǎn)品的廣泛使用，而且是產(chǎn)品的性能越來越強，復雜程度越來越高，更新步伐越來越快。支撐信息電子產(chǎn)品高速發(fā)展的基礎就是微電子制造工藝水平的提高和電子產(chǎn)品設計開發(fā)技術的發(fā)展。前者以微細加工技術為代表，而后者的代表就是電子設計自動化（electronic design automatic, EDA）技術。

本設計采用的VHDL是一種全方位的硬件描述語言，具有極強的描述能力，能支持系統(tǒng)行為級、寄存器傳輸級和邏輯門級這三個不同層次的設計；支持結構、數(shù)據(jù)流、行為三種描述形式的混合描述，覆蓋面廣，抽象能力強，因此在實際應用中越來越廣泛。ASIC是專用的系統(tǒng)集成電路，是一種帶有邏輯處理的加速處理器；而FPGA是特殊的ASIC芯片，與其它的ASIC芯片相比，它具有設計開發(fā)周期短、設計制造成本低、開發(fā)工具先進、標準產(chǎn)品無需測試、質量穩(wěn)定以及可實時在線檢測等優(yōu)點。

在控制系統(tǒng)中，鍵盤是常用的人機交換接口，當所設置的功能鍵或數(shù)字鍵按下的時候，系統(tǒng)應該完成該鍵所對應的功能。因此，按鍵信息輸入是與軟件結構密切相關的過程。根據(jù)鍵盤結構的不同，采用不同的編碼方法，但無論有無編碼以及采用什么樣的編碼，最后都要轉換成為相應的鍵值，以實現(xiàn)按鍵功能程序的轉移。[1]

鐘表的數(shù)字化給人們生產(chǎn)生活帶來了極大的方便，而且大大地擴展了鐘表原先的報時功能。諸如定時自動報警、定時啟閉電路、定時開關烘箱、通斷動力設備，甚至各種定時電氣的自動啟用等，所有這些都是以鐘表數(shù)字化為基礎的。因此研究數(shù)字鐘以及擴大其應用有著非常現(xiàn)實的意義。

系統(tǒng)設計師可以根據(jù)需要通過可編輯的連接把FPGA內部的邏輯塊連接起來，就好像一個電路試驗板被放在了一個芯片里。一個出廠后的成品FPGA的邏輯塊和連接可以按照設計者而改變，所以FPGA可以完成所需要的邏輯功能。

FPGA一般由3種可編程電路和一個用于存放編程數(shù)據(jù)的靜態(tài)存儲器SRAM組成。這3種可編程電路是：可編程邏輯模塊（CLB--Configurable Logic Block）、輸入/輸出模塊（IOB--I/O Block）和互連資源（IR—Interconnect Resource）。可編程邏輯模塊CLB是實現(xiàn)邏輯功能的基本單元，它們通常規(guī)則的排列成一個陣列，散布于整個芯片；可編程輸入/輸出模塊（IOB）主要完成芯片上的邏輯與外部封裝腳的接口，它通常排列在芯片的四周；可編程互連資源包括各種長度的連接線段和一些可編程連接開關，它們將各個CLB之間或CLB、IOB之間以及IOB之間連接起來，構成特定功能的電路。

FPGA一般來說比ASIC（專用集成芯片）的速度要慢，無法完成復雜的設計，而且消耗更多的電能。但是他們也有很多的優(yōu)點比如可以快速成品，可以被修改來改正程序中的錯誤和更便宜的造價。廠商也可能會提供便宜的但是編輯能力差的FPGA。因為這些芯片有比較差的可編輯能力，所以這些設計的開發(fā)是在普通的FPGA上完成的，然后將設計轉移到一個類似于ASIC的芯片上。另外一種方法是用CPLD（復雜可編程邏輯器件備）。

1）采用FPGA設計ASIC電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。

2）FPGA可做其它全定制或半定制ASIC電路的中試樣片。

3）FPGA內部有豐富的觸發(fā)器和I／O引腳。

4）FPGA是ASIC電路中設計周期最短、開發(fā)費用最低、風險最小的器件之一。

5）FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容。

本次實驗所采用的FPGA器件是Altera Cyclone V 5CSEMA5F31C6N

FPGA實物圖

FPGA數(shù)碼管介紹，每節(jié)數(shù)碼管低電平點亮高電平熄滅。
LED序號如下圖所示：

根據(jù)上圖所示的順序，可以得出顯示的數(shù)組代碼。

4'd0: HEX0=7'b1000000;                            //0              低電平點亮高電平熄滅

4'd1: HEX0=7'b1111001;                            //1

4'd2: HEX0=7'b0100100;                            //2

4'd3: HEX0=7'b0110000;                            //3

4'd4: HEX0=7'b0011001;                            //4

4'd5: HEX0=7'b0010010;                            //5

4'd6: HEX0=7'b0000010;                            //6

4'd7: HEX0=7'b1111000;                            //7

4'd8: HEX0=7'b0000000;                            //8

4'd9: HEX0=7'b0010000;                            //9

default: HEX0=7'b1111111;              //不符合條件的顯示零

Quartus II 是Altera公司的綜合性PLD/FPGA開發(fā)軟件，原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設計輸入形式，內嵌自有的綜合器以及仿真器，可以完成從設計輸入到硬件配置的完整PLD設計流程。

Quartus II 軟件擁有友好的界面，使用便捷，功能強大，當中可編程邏輯設計環(huán)境采用完成集成化，是先進的EDA工具軟件。該軟件具備諸多特點（例如：開放性，與結構無聯(lián)系，多平臺設計，完全集成化，設計庫豐富、工具模塊化等），支持原理圖、VHDL、VerilogHDL以及AHDL等多種設計輸入形式。Quartus II能夠在多系統(tǒng)上使用，為用戶的設計方式提供了完善的圖形界面。具有運行速度快，界面統(tǒng)一，功能集中，學用簡單等特點。

Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結構和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。 Verilog HDL和VHDL是世界上最流行的兩種硬件描述語言，都是在20世紀80年代中期開發(fā)出來的。前者由Gateway Design Automation公司（該公司于1989年被Cadence公司收購）開發(fā)。兩種HDL均為IEEE標準。

按下復位按鍵后，所有位清零。

時鐘計時過程中，可對時鐘進行校時。本次設計不考慮對秒位進行校時，分鐘的個位和小時的個位加到10時會自動進位，因此只對分鐘的個位和小時的個位設置可以加1的校時按鈕，即可實現(xiàn)校時功能。整體比較容易實現(xiàn)。

選擇需要顯示的時鐘位數(shù)作為敏感詞，用上述給出的顯示代碼對時鐘的每一位分別進行顯示處理。

always@(posedge clk)                                                                      //敏感詞為50MHZ時鐘上升沿

。。。。。。

                                          count=count+1;                                                                     

                                          if(count==32'd50000000)                            //產(chǎn)生一個一秒的脈沖,

                                                        begin

                                                                      count=0;

                                                                      count_s0=count_s0+1;              //秒個位計數(shù)

                                                        end

如代碼展現(xiàn)，當計數(shù)器count記到50000000個時鐘上升沿的時候，向秒個位進1.

                                          if(count_s0==4'd10)

                                                        begin

                                                                      count_s0=0;            

                                                                      count_s1=count_s1+1;              //產(chǎn)生秒十位進位

                                                        end

當秒的個位計數(shù)到10的時候，向秒的十位進位。

5.3按鍵消抖

                            if (!inrst_m0)

                                                        count0=count0+1;

                                                        if(count0==32'd8000000 && !inrst_m0)

                                                                      begin

                                                                      count0=0;

                                                                      count_m0=count_m0+1;

                                                                      end

對時鐘秒沖進行計數(shù)，計數(shù)達到8000000時，判斷此時的電平是否為0，若還是為0，則判斷按鍵按下，執(zhí)行分鐘個位加1操作。

              begin

                            if (!reset)                                                                                                  //按鍵按下為邏輯0

                                          begin

                                          count=0;                                                                                                  //復位置零

                                          count_s0=0;count_s1=0;

                                          count_m0=0;count_m1=0;

                                          count_h0=0;count_h1=0;

                                          end

                            else

復位按鍵按下后所有位置零。

always@(count_s0)                                                                                                  //秒個位顯示

              begin

                            case(count_s0)

                                          4'd0: HEX0=7'b1000000;                            //0              低電平點亮高電平熄滅

                                          4'd1: HEX0=7'b1111001;                            //1

                                          4'd2: HEX0=7'b0100100;                            //2

                                          4'd3: HEX0=7'b0110000;                            //3

                                          4'd4: HEX0=7'b0011001;                            //4

                                          4'd5: HEX0=7'b0010010;                            //5

                                          4'd6: HEX0=7'b0000010;                            //6

                                          4'd7: HEX0=7'b1111000;                            //7

                                          4'd8: HEX0=7'b0000000;                            //8

                                          4'd9: HEX0=7'b0010000;                            //9

                                          default: HEX0=7'b1111111;              //不符合條件的顯示零

                            endcase

              end

顯示部分如下圖：

判斷主體如下圖：

部分引腳圖展現(xiàn)

最終實驗現(xiàn)象：

• 實驗總結
  

• Verilog HDL源代碼附錄
  

FPGA課程設計多功能數(shù)字鐘.doc (2.32 MB, 下載次數(shù): 84)