數(shù)字通信系統(tǒng)中位同步時(shí)鐘提取的改進(jìn)設(shè)計(jì)

ID:368172 · 發(fā)表于 2018-7-9 18:40

摘要:提出了一種提取位同步時(shí)鐘的改進(jìn)方法，通過在數(shù)字鎖相環(huán)的鑒相器和控制器之間添加數(shù)字濾波器，減少了同步鎖定后的抖動現(xiàn)象和隨機(jī)噪聲引起的相位抖動現(xiàn)象使用 FPGA 芯片采用 VHDL 硬件描述語言完成了系統(tǒng)設(shè)計(jì)，并在 Quartus II 上進(jìn)行仿真驗(yàn)證，結(jié)果表明，改進(jìn)的系統(tǒng)可實(shí)現(xiàn)位同步時(shí)鐘的準(zhǔn)確提取，減少了相位抖動，提高了系統(tǒng)運(yùn)行效率和抗干擾能力，保障了數(shù)字通信系統(tǒng)的同步性能

數(shù)字濾波器模塊將接收的超前和滯后控制信號分別送入各自的 N 計(jì)數(shù)器，同時(shí)將二者的和送入 M計(jì)數(shù)器，設(shè)計(jì)時(shí)使 N 和 M 滿足 N M 2N 的關(guān)系三個(gè)計(jì)數(shù)器中任一計(jì)數(shù)器計(jì)滿時(shí)，都會輸出進(jìn)位脈沖至三個(gè)計(jì)數(shù)器的異步清零端，將三個(gè)計(jì)數(shù)器同時(shí)清零，重新開始計(jì)數(shù) 如果位同步時(shí)鐘相位確實(shí)超前，微分鑒相器的持續(xù)輸出就會使計(jì)超前控制脈沖的 N 計(jì)數(shù)器先計(jì)滿，這時(shí)，觸發(fā)器 inst5 輸出高電平開啟與門 inst7，超前控制脈沖經(jīng)過這個(gè)與門輸出至鎖相環(huán)控制器模塊，若濾波器仍持續(xù)收到超前控制脈沖，由于 inst7 門處于開啟狀態(tài)，這些超前控制脈沖( DF_Deduct) 就能夠持續(xù)輸出若位同步時(shí)鐘相位確實(shí)滯后于輸入信號，則微分鑒相器的持輸出
就會使計(jì)滯后控制脈沖的計(jì)數(shù)器先計(jì)滿，這時(shí)，觸發(fā)器inst6 輸出高電平開啟與門inst8，滯后控制脈沖由此輸出至鎖相環(huán)控制器模塊，若濾波器仍持續(xù)收到滯后控制脈沖，由于 inst8 門處于開啟狀態(tài)，這些滯后控制脈沖( DF_Add) 就能夠持續(xù)輸出當(dāng)鎖相環(huán)處于同步( 鎖定) 工作狀態(tài)時(shí)，輸入信號和位同步時(shí)鐘相位誤差很小，只是在超前和滯后兩種狀態(tài)來回?cái)[動( 見圖 8) 另外，當(dāng)輸入信號由于噪聲影響導(dǎo)致與位同步時(shí)鐘產(chǎn)生相位誤差時(shí)，由于隨機(jī)誤差引起的超前滯后狀態(tài)基本等概率出現(xiàn)，也會引起環(huán)路在超前滯后兩種狀態(tài)來回?cái)[動，導(dǎo)致信號相位抖動由于兩個(gè) N 計(jì)數(shù)器中的任何一個(gè)都還沒有計(jì)滿時(shí)， M 計(jì)數(shù)器就已經(jīng)計(jì)滿了，會將三個(gè)計(jì)數(shù)器又清零，所以數(shù)字濾波器模塊不輸出任何超前和滯后控制脈沖，后級控制器也就不會對本地時(shí)鐘的相位做任何調(diào)整于是就解除了動態(tài)穩(wěn)定狀態(tài)對位同步時(shí)鐘相位的調(diào)整，避免了抖動現(xiàn)象( 見圖9)
3 系統(tǒng)仿真結(jié)果及分析
改進(jìn)的位時(shí)鐘提取系統(tǒng)采用 VHDL 語言完成后，使用Quartus II 進(jìn)行仿真設(shè)置數(shù)字濾波器模塊中 N = 6， M = 8 40 kHz 的方波信號作為系統(tǒng)輸入信號圖8 為系統(tǒng)中沒有添加數(shù)字濾波器模塊的仿真結(jié)果，圖9 為設(shè)計(jì)中添加了數(shù)字濾波器模塊的仿真結(jié)果通過對比，可以看出使用數(shù)字濾波器消除了相位鎖定后的超前滯后控制脈沖交替出現(xiàn)的擺動現(xiàn)象

圖8 中，系統(tǒng)在仿真圖后半部分( 約420 s 處)達(dá)到動態(tài)平衡狀態(tài) 因?yàn)檩斎胄盘枌?yīng)的邊沿檢測脈沖有固定的寬度，當(dāng)與位同步時(shí)鐘信號 Syn_Clock相比較的時(shí)刻， Syn_Clock 的跳變沿位于邊沿檢測脈沖中間，所以超前脈沖滯后脈沖循環(huán)交替出現(xiàn)，在超前脈沖來臨時(shí)扣除一個(gè)脈沖，在滯后脈沖來臨時(shí)添加一個(gè)脈沖，整個(gè)系統(tǒng)就處于一種動態(tài)的平衡狀態(tài)，即達(dá)到相位鎖定狀態(tài)，也就是本設(shè)計(jì)所需要的同步狀態(tài)但是，可以看到當(dāng)鎖相環(huán)處于同步( 鎖定) 工作狀態(tài)時(shí)，輸入信號和位同步時(shí)鐘相位誤差很小，只是在超前滯后兩種狀態(tài)來回?cái)[動另外，當(dāng)輸入信號受噪聲影響導(dǎo)致與位同步時(shí)鐘產(chǎn)生相位誤差時(shí)，由于隨機(jī)誤差引起的超前滯后狀態(tài)基本等概率出現(xiàn)，也會引起環(huán)路在超前滯后兩種狀態(tài)來回?cái)[動，上述兩種情況使得系統(tǒng)性能下降［12］

4 結(jié)論
應(yīng)用數(shù)字鎖相環(huán)技術(shù)，在提取位同步時(shí)鐘的設(shè)計(jì)中，對鑒相器的相位差信息做了改進(jìn)處理，送入控制器對輸出時(shí)鐘進(jìn)行相位調(diào)整，從而在實(shí)現(xiàn)同步脈沖準(zhǔn)確提取的同時(shí)，減小了抖動現(xiàn)象，增加了系統(tǒng)抗干擾能力，提高了運(yùn)行效率另外，本設(shè)計(jì)還增加了反相控制信號，保障鎖相環(huán)能夠甩掉假同步狀態(tài)，處于正常工作狀態(tài) 由于 FPGA 的使用，提高了測試的靈活性，便于系統(tǒng)的維護(hù)和升級結(jié)果表明，該位同步提取電路達(dá)到了預(yù)期改進(jìn)目的，可應(yīng)用于實(shí)際數(shù)字通信系統(tǒng)中

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