基于FPGA的串口發(fā)送與接收設(shè)計含源碼

ID:384610 · 發(fā)表于 2018-8-9 14:41

本實(shí)驗是在特權(quán)CY-4開發(fā)板的基礎(chǔ)上實(shí)現(xiàn)的，附件包含了源碼的設(shè)計。
代碼里主要有波特率設(shè)置模塊、發(fā)送模塊、接收模塊。

源程序如下:

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//Altera ATPP合作伙伴至芯科技攜手特權(quán)同學(xué) 共同打造 FPGA開發(fā)板系列
//工程硬件平臺： Altera Cyclone IV FPGA
//開發(fā)套件型號： SF-CY4 特權(quán)打造
//版權(quán) 申明：本例程由《深入淺出玩轉(zhuǎn)FPGA》作者“特權(quán)同學(xué)”原創(chuàng)，
// 僅供SF-CY4開發(fā)套件學(xué)習(xí)使用，謝謝支持
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//項目名稱：串口lookback測試項目
//子模塊：串口接收模塊
//功能：
module my_uart_rx(
clk,rst_n,
uart_rx,rx_data,rx_int,
clk_bps,bps_start
);
input clk; // 25MHz主時鐘
input rst_n; //低電平復(fù)位信號
input uart_rx; // RS232接收數(shù)據(jù)信號
input clk_bps; // clk_bps的高電平為接收或者發(fā)送數(shù)據(jù)位的中間采樣點(diǎn)
output bps_start; //接收到數(shù)據(jù)后，波特率時鐘啟動信號置位
output[7:0] rx_data; //接收數(shù)據(jù)寄存器，保存直至下一個數(shù)據(jù)來到
output rx_int; //接收數(shù)據(jù)中斷信號,接收到數(shù)據(jù)期間始終為高電平
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reg uart_rx0,uart_rx1,uart_rx2,uart_rx3; //接收數(shù)據(jù)寄存器，濾波用
wire neg_uart_rx; //表示數(shù)據(jù)線接收到下降沿
always @ (posedge clk or negedge rst_n)
if(!rst_n) begin
uart_rx0 <= 1'b0;
uart_rx1 <= 1'b0;
uart_rx2 <= 1'b0;
uart_rx3 <= 1'b0;
end
else begin
uart_rx0 <= uart_rx;
uart_rx1 <= uart_rx0;
uart_rx2 <= uart_rx1;
uart_rx3 <= uart_rx2;
end
//下面的下降沿檢測可以濾掉<40ns-80ns的毛刺(包括高脈沖和低脈沖毛刺)，
//這里就是用資源換穩(wěn)定（前提是我們對時間要求不是那么苛刻，因為輸入信號打了好幾拍）
//（當(dāng)然我們的有效低脈沖信號肯定是遠(yuǎn)遠(yuǎn)大于80ns的）
assign neg_uart_rx = uart_rx3 & uart_rx2 & ~uart_rx1 & ~uart_rx0; //接收到下降沿后neg_uart_rx置高一個時鐘周期
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reg bps_start_r;
reg[3:0] num; //移位次數(shù)
reg rx_int; //接收數(shù)據(jù)中斷信號,接收到數(shù)據(jù)期間始終為高電平
always @ (posedge clk or negedge rst_n)
if(!rst_n) begin
bps_start_r <= 1'bz;
rx_int <= 1'b0;
end
else if(neg_uart_rx) begin //接收到串口接收線uart_rx的下降沿標(biāo)志信號
bps_start_r <= 1'b1; //啟動串口準(zhǔn)備數(shù)據(jù)接收
rx_int <= 1'b1; //接收數(shù)據(jù)中斷信號使能
end
else if(num == 4'd9) begin //接收完有用數(shù)據(jù)信息
bps_start_r <= 1'b0; //數(shù)據(jù)接收完畢，釋放波特率啟動信號
rx_int <= 1'b0; //接收數(shù)據(jù)中斷信號關(guān)閉
end
assign bps_start = bps_start_r;
//----------------------------------------------------------------
reg[7:0] rx_data_r; //串口接收數(shù)據(jù)寄存器，保存直至下一個數(shù)據(jù)來到
reg[7:0] rx_temp_data; //當(dāng)前接收數(shù)據(jù)寄存器
always @ (posedge clk or negedge rst_n)
if(!rst_n) begin
rx_temp_data <= 8'd0;
num <= 4'd0;
rx_data_r <= 8'd0;
end
else if(rx_int) begin //接收數(shù)據(jù)處理
if(clk_bps) begin //讀取并保存數(shù)據(jù),接收數(shù)據(jù)為一個起始位，8bit數(shù)據(jù)，1或2個結(jié)束位
num <= num+1'b1;
case (num)
4'd1: rx_temp_data[0] <= uart_rx; //鎖存第0bit
4'd2: rx_temp_data[1] <= uart_rx; //鎖存第1bit
4'd3: rx_temp_data[2] <= uart_rx; //鎖存第2bit
4'd4: rx_temp_data[3] <= uart_rx; //鎖存第3bit
4'd5: rx_temp_data[4] <= uart_rx; //鎖存第4bit
4'd6: rx_temp_data[5] <= uart_rx; //鎖存第5bit
4'd7: rx_temp_data[6] <= uart_rx; //鎖存第6bit
4'd8: rx_temp_data[7] <= uart_rx; //鎖存第7bit
default: ;
endcase
end
else if(num == 4'd9) begin //我們的標(biāo)準(zhǔn)接收模式下只有1+8+1(2)=11bit的有效數(shù)據(jù)
num <= 4'd0; //接收到STOP位后結(jié)束,num清零
rx_data_r <= rx_temp_data; //把數(shù)據(jù)鎖存到數(shù)據(jù)寄存器rx_data中
end
end
assign rx_data = rx_data_r;
endmodule

復(fù)制代碼

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