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FPGA控制DDR2 Verilog HDL程序代碼

[復(fù)制鏈接]
ID:391745 發(fā)表于 2018-8-30 20:04 | 顯示全部樓層 |閱讀模式
FPGA控制DDR2程序代碼   讀寫數(shù)據(jù)
0.png

源程序如下:
  1. //---------------------------------------------------------------------------
  2. //--        文件名                :        Project_Ddr2.v
  3. //--        作者                :        ZIRCON
  4. //--        描述                :        DDR2讀寫測試模塊
  5. //--        修訂歷史        :        2017-01-01
  6. //---------------------------------------------------------------------------
  7. `include "Ddr2_Param.v"

  9. module Project_Ddr2
  10. (
  11.         /* 時(shí)鐘和復(fù)位信號 */
  12.         CLK_50M,RST_N,
  13.         /* DDR2接口 */
  14.         DDR2_ODT,DDR2_CS_N,DDR2_RAS_N,DDR2_CKE,DDR2_ADDR,DDR2_CLK,
  15.         DDR2_BA,DDR2_CAS_N,DDR2_WE_N,DDR2_CLK_N,
  16.         DDR2_DM,DDR2_DQ,DDR2_DQS
  17. );

  19. //---------------------------------------------------------------------------
  20. //--        外部端口聲明
  21. //---------------------------------------------------------------------------
  22. input                                                                                        CLK_50M;                                //時(shí)鐘信號
  23. input                                                                                        RST_N;                                //復(fù)位信號
  24. output                                                                                  DDR2_ODT;                        //DDR2片上終結(jié)信號
  25. output                                                                                  DDR2_CS_N;                        //DDR2片選信號
  26. output                                                                                  DDR2_CKE;                        //DDR2時(shí)鐘使能信號
  27. output        [        `MEM_ADDRWIDTH-1:0]                DDR2_ADDR;                        //DDR2地址總線
  28. output        [          `MEM_BAWIDTH-1:0]                DDR2_BA;                                //DDR2BANK信號
  29. output                                                                                DDR2_RAS_N;                        //DDR2行地址選擇信號
  30. output                                                                                DDR2_CAS_N;                        //DDR2列地址選擇信號
  31. output                                                                                DDR2_WE_N;                        //DDR2寫使能信號
  32. output        [          `MEM_DMWIDTH-1:0]                DDR2_DM;                                //DDR2數(shù)據(jù)掩膜信號
  33. inout                                                                                         DDR2_CLK;                        //DDR2時(shí)鐘信號
  34. inout                                                                                          DDR2_CLK_N;                        //DDR2時(shí)鐘反相信號
  35. inout                [          `MEM_DQWIDTH-1:0]                DDR2_DQ;                                //DDR2數(shù)據(jù)總線
  36. inout                [         `MEM_DQSWIDTH-1:0]                DDR2_DQS;                        //DDR2數(shù)據(jù)源同步信號

  38. //---------------------------------------------------------------------------
  39. //--        內(nèi)部端口聲明
  40. //---------------------------------------------------------------------------
  41. wire                                                                                        CLK_100M;                        //時(shí)鐘信號
  42. wire                                                                                        RST_B;                                //復(fù)位信號
  43. wire                                                                                        CLK_25M;                                //25MHz寫時(shí)鐘
  44. wire                                                                                        CLK_30M;                                //30MHz讀時(shí)鐘
  45. wire                                                                                        user_init_done;        //初始化完成信號
  46. wire                                                                                        user_phyclk;                //DDR2 IP核輸出時(shí)鐘,166.7MHz
  47. wire                                                                                        user_phyrst_n;                //DDR2 IP核同步后的復(fù)位信號
  48. wire                                                                                        user_wren;                        //寫使能信號
  49. wire                                                                                        user_wrreq;                        //寫FIFO請求信號
  50. wire                                                        [12:0]                user_wrdata;                //寫數(shù)據(jù)總線
  51. wire                                                                                        user_wrfull;                //寫FIFO滿標(biāo)志
  52. wire                                                                                        user_wrdone;                //寫完成標(biāo)志,只有一拍
  53. wire                                                                                        user_rden;                        //讀使能信號
  54. wire                                                                                        user_rdreq;                        //讀FIFO請求信號
  55. wire                                                        [15:0]                user_rddata;                //讀數(shù)據(jù)總線
  56. wire                                                                                        user_rdempty;                //讀FIFO空信號
  57. wire                                                                                        user_rddone;                //讀完成標(biāo)志,只有一拍

  59. //---------------------------------------------------------------------------
  60. //--        邏輯功能實(shí)現(xiàn)
  61. //---------------------------------------------------------------------------
  62. /* PLL IP核控制模塊 */
  63. Pll_Control                                                Pll_Control_Init
  64. (
  65.         .CLK_50M                                         (CLK_50M                                        ),                //時(shí)鐘輸入端口
  66.         .RST_N                                                (RST_N                                        ),                //復(fù)位輸入端口
  67.         .CLK_100M                                     (CLK_100M                                ),                //100M時(shí)鐘輸出
  68.         .CLK_25M                                                (CLK_25M                                        ),                //25M時(shí)鐘輸出
  69.         .CLK_30M                                                (CLK_30M                                        ),                //30M時(shí)鐘輸出
  70.         .RST_B                                                (RST_B                                        )                //復(fù)位輸出端口
  71. );

  73. /* 封裝了Ddr2 Ip核和Fifo Ip核的DDR2控制器模塊 */
  74. Fifo_Ddr2_Fifo fifo_ddr2_fifo_inst
  75. (
  76.         /* 時(shí)鐘和復(fù)位信號 */
  77.         .CLK_DDR2                                        (CLK_100M                                ),                //時(shí)鐘信號
  78.         .RST_N                                                (RST_B                                        ),                //復(fù)位信號
  79.         /* DDR2存儲器接口 */
  80.         .mem_odt                                                (DDR2_ODT                                ),                //DDR2片上終結(jié)信號
  81.         .mem_cs_n                                        (DDR2_CS_N                                ),                //DDR2片選信號
  82.         .mem_cke                                                (DDR2_CKE                                ),                //DDR2時(shí)鐘使能信號
  83.         .mem_addr                                        (DDR2_ADDR                                ),                //DDR2地址總線
  84.         .mem_ba                                                (DDR2_BA                                        ),                //DDR2BANK信號
  85.         .mem_ras_n                                        (DDR2_RAS_N                                ),                //DDR2行地址選擇信號
  86.         .mem_cas_n                                        (DDR2_CAS_N                                ),                //DDR2列地址選擇信號
  87.         .mem_we_n                                        (DDR2_WE_N                                ),                //DDR2寫使能信號
  88.         .mem_dm                                                (DDR2_DM                                        ),                //DDR2數(shù)據(jù)掩膜信號
  89.         .mem_clk                                                (DDR2_CLK                                ),                //DDR2時(shí)鐘信號
  90.         .mem_clk_n                                        (DDR2_CLK_N                                ),                //DDR2時(shí)鐘反相信號
  91.         .mem_dq                                                (DDR2_DQ                                        ),                //DDR2數(shù)據(jù)總線
  92.         .mem_dqs                                                (DDR2_DQS                                ),                //DDR2數(shù)據(jù)源同步信號
  93.         /* DDR2用戶接口 */
  94.         .user_init_done                        (user_init_done                ),                //初始化完成信號
  95.         .user_phyclk                                (user_phyclk                        ),                //DDR2 IP核輸出時(shí)鐘,166.7MHz
  96.         .user_phyrst_n                                (user_phyrst_n                        ),                //DDR2 IP核同步后的復(fù)位信號
  97.         .user_wrclk                                        (CLK_25M                                        ),                //寫數(shù)據(jù)進(jìn)FIFO工作時(shí)鐘
  98.         .user_rdclk                                        (CLK_30M                                        ),                //從FIFO讀數(shù)據(jù)工作時(shí)鐘
  99.         .user_wrdone                                (user_wrdone                        ),                //寫完成標(biāo)志,只有一拍
  100.         .user_rddone                                (user_rddone                        ),    //讀完成標(biāo)志,只有一拍
  101.         .user_wren                                        (user_wren                                ),                //寫使能信號
  102.         .user_rden                                        (user_rden                                ),                //讀使能信號
  103.         .user_wrfreq                                (user_wrreq                                ),                //寫FIFO請求信號
  104.         .user_wrffull                                (user_wrfull                        ),    //寫FIFO滿標(biāo)志
  105.         .user_wrfusedw                                (),                                                                //寫FIFO中的數(shù)據(jù)個(gè)數(shù)
  106.         .user_rdfreq                                (user_rdreq                                ),                //讀FIFO請求信號
  107.         .user_rdfempty                                (user_rdempty                        ),                //讀FIFO空信號
  108.         .user_rdfusedw                                (),                        //讀FIFO中的數(shù)據(jù)個(gè)數(shù)
  109.         .user_wrdata                                (user_wrdata                        ),                //寫數(shù)據(jù)總線
  110.         .user_rddata                                (user_rddata                        ),                //讀數(shù)據(jù)總線
  111.         .user_wrlen                                        (10'd256                                        ),                //寫突發(fā)長度
  112.         .user_rdlen                                        (10'd256                                        ),                //讀突發(fā)長度
  113.         .user_wrheadaddr                        (25'h0                                        ),                //寫操作首地址
  114.         .user_wrendaddr                        (25'd25                                        ),                //寫操作尾地址
  115.         .user_rdheadaddr                        (25'h0                                        ),                //讀操作首地址
  116.         .user_rdendaddr                        (25'd25                                        ),                //讀操作尾地址
  117.         .user_pingpongen                        (25'd0                                        )                //乒乓操作使能信號
  118. );

  120. Ddr2_Control                                        Ddr2_Control_Init
  121. (
  122.         .CLK_25M                                                (CLK_25M                                        ),                //時(shí)鐘端口
  123.         .CLK_30M                                                (CLK_30M                                        ),                //時(shí)鐘端口
  124.         .RST_B                                                (RST_B                                        ),                //復(fù)位端口
  125.         .user_phyclk                                (user_phyclk                        ),                //DDR2 IP核輸出時(shí)鐘,166.7MHz
  126.         .user_phyrst_n                                (user_phyrst_n                        ),                //DDR2 IP核同步后的復(fù)位信號
  127.         .user_wren                                        (user_wren                                ),                //寫使能信號
  128.         .user_wrreq                                        (user_wrreq                                ),                //寫FIFO請求信號
  129.         .user_wrdata                                (user_wrdata                        ),                //寫數(shù)據(jù)總線
  130.         .user_wrfull                                (user_wrfull                        ),                //寫FIFO滿標(biāo)志
  131.         .user_wrdone                                (user_wrdone                        ),                //寫完成標(biāo)志,只有一拍
  132.         .user_rden                                        (user_rden                                ),                //讀使能信號               
  133.         .user_rdreq                                        (user_rdreq                                ),                //讀FIFO請求信號
  134.         .user_rddata                                (user_rddata                        ),                //讀數(shù)據(jù)總線
  135.         .user_rdempty                                (user_rdempty                        ),                //讀FIFO空標(biāo)志
  136.         .user_rddone                                (user_rddone                        ),                //讀完成標(biāo)志
  137.         .rddata_cnt                                        (rddata_cnt                                )                //讀數(shù)據(jù)計(jì)數(shù)
  138. );

  140. endmodule
復(fù)制代碼

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ID:223257 發(fā)表于 2018-9-12 16:32 | 顯示全部樓層
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ID:92829 發(fā)表于 2018-9-21 06:02 | 顯示全部樓層
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ID:499649 發(fā)表于 2019-3-28 10:01 | 顯示全部樓層
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ID:670755 發(fā)表于 2019-12-22 22:12 | 顯示全部樓層
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