FPGA四路PWM脈沖頻率與占空比可調(diào)控制Verilog HDL源碼

脈沖寬度調(diào)制(PWM)，是英文“PulseWidth Modulation”的縮寫，簡稱脈寬調(diào)制，是利用微處理器的數(shù)字輸出來對模擬電路進行控制的一種非常有效的技術(shù)，廣泛應用在從測量、通信到功率控制與變換的許多領(lǐng)域中。

　　脈沖寬度調(diào)制是一種模擬控制方式，其根據(jù)相應載荷的變化來調(diào)制晶體管柵極或基極的偏置，來實現(xiàn)開關(guān)穩(wěn)壓電源輸出晶 體管或晶體管導通時間的改變，這種方式能使電源的輸出電壓在工作條件變化時保持恒定，是利用微處理器的數(shù)字輸出來對模擬電路進行控制的一種非常有效的技術(shù)。

　　PWM控制技術(shù)以其控制簡單,靈活和動態(tài)響應好的優(yōu)點而成為電力電子技術(shù)最廣泛應用的控制方式,也是人們研究的熱點.由于當今科學技術(shù)的發(fā)展已經(jīng)沒有了學科之間的界限,結(jié)合現(xiàn)代控制理論思想或?qū)崿F(xiàn)無諧振軟開關(guān)技術(shù)將會成為PWM控制技術(shù)發(fā)展的主要方向之一。

Xxx

通過一個計數(shù)器來實現(xiàn)輸出信號的占空比要求，可以將duty_cycle分配到撥碼開關(guān)上,LED分配到發(fā)光二極管上,然后調(diào)節(jié)撥碼開關(guān),即可看到LED的亮度發(fā)生變化.

always@(posedge sys_clk or negedge sys_rst_n) begin

        if (sys_rst_n ==1'b0) begin

            counter <= 16'b0;

        end

        else

            counter  <= counter + 16'b1;

end

always@(posedge sys_clk or negedge sys_rst_n) begin

        if (sys_rst_n ==1'b0) begin

            pwm_out <= 8'b0;

        end

        else if (counter[15:12] <=duty_cycle)  

            pwm_out  <= 1'b1;

        else

            pwm_out  <= 1'b0;

end

assignled = pwm_out;

endmodule

//endof RTL code