VHDL語言數(shù)字式頻率計(jì)的設(shè)計(jì)過程，源代碼，和仿真圖型(Word文檔)

為了得到更準(zhǔn)確的均勻不變的時間標(biāo)準(zhǔn)，人們以1.900回歸年的31 556 925 9747分之一作為歷書時的秒(記作ET)，其準(zhǔn)確度可達(dá)左右。、ET為宏觀計(jì)時標(biāo)準(zhǔn)，它需要精密的天文觀測，手續(xù)煩雜，準(zhǔn)確度有限。

目前，國際上已經(jīng)應(yīng)用經(jīng)過原子標(biāo)準(zhǔn)修正過的時間來發(fā)送時間標(biāo)準(zhǔn)，用原子時來對天文時(、ET)進(jìn)行修正。另外，由于頻率是時間的倒數(shù)，因此，有了時間標(biāo)準(zhǔn)也就有了頻率標(biāo)準(zhǔn)。

由于數(shù)字電路的飛速發(fā)展和數(shù)字集成電路的普及，電子計(jì)數(shù)器的應(yīng)用已十分普及，利用電子計(jì)數(shù)器測量頻率具有精確度高、使用方便、測量迅速，以及便于實(shí)現(xiàn)測量過程自動化等一系列突出優(yōu)點(diǎn)，故已發(fā)展成為近代頻率測量的重要手段。

                             (4-1)

下面我們來分析計(jì)數(shù)器測頻的測量誤差。從公式(4-1)可知，上述測頻方法的測量誤差，一方面決定于閘門時間T準(zhǔn)不準(zhǔn)，另一方面決定于計(jì)數(shù)器計(jì)得的數(shù)準(zhǔn)不準(zhǔn)。根據(jù)誤差合成方法，從公式(4-1)可得:

                             (4-2)

                               (4-3)

而

所以

                         (4-4)

                         (4-5)

                         (4-6)

=

             (4-7)

                     (4-8)

                             (4-9)

                             (4-10)

                            (4-11)

                        (4-12)

                (4-15)

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

use IEEE.STD_LOGIC_ARITH.ALL;

use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity fdiv is

   Generic (  rate : integer :=10  );

   Port    (  f_in : In  std_logic;

                   f_out : Out std_logic );

end;

architecture behavioral of fdiv is

   signal cnt : integer range 0 to rate := 0;

   signal clk : std_logic:='0';

begin

   process (f_in)

   begin

      if f_in'event and f_in = '1' then

              if cnt /= rate then

                  cnt <= cnt + 1;

              else

                  cnt <= 1;

                  clk<=not clk;

              end if;

      end if;

   end process;

f_out <= clk;

end behavioral;

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

use IEEE.STD_LOGIC_ARITH.ALL;

use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity Fdiv3 is

    Port ( clkin : in std_logic;

           clkout1 : out std_logic;

           clkout10 : out std_logic;

           clkout100 : out std_logic;

                            clkout1k              :   out std_logic);

end Fdiv3;

architecture structure of Fdiv3 is

   component fdiv is

    Generic (  rate : integer :=10  );

   Port    (  f_in : In  std_logic;

                   f_out : Out std_logic );

    end component fdiv;

                  signal carry1,carry2,carry3:std_logic;

begin

   U1:fdiv generic map(rate=>16000) port map (f_in=>clkin,f_out=>carry1);

   U2:fdiv generic map(rate=>5) port map (f_in=>carry1,f_out=>carry2);

   U3:fdiv generic map(rate=>5) port map (f_in=>carry2,f_out=>carry3);

   U4:fdiv generic map(rate=>5) port map (f_in=>carry3,f_out=>clkout1);

   clkout1K <= carry1;

   clkout100 <= carry2;

   clkout10<=carry3;

end structure;

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

use IEEE.STD_LOGIC_ARITH.ALL;

use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity sele is

      port(se1,se10,se100:              in              std_logic;

                    f1hz,f10hz,f100hz:              in              std_logic;

                            fref:                                          out              std_logic;

                            dp1,dp2,dp3:                            out              std_logic);

end sele;

architecture Behavioral of sele is

begin

  process (se1,se10,se100,f1hz,f10hz,f100hz)

   begin

      fref <= '0'; dp1 <= '0';dp2 <= '0';dp3 <= '0';

      if se1 = '1' then

              fref <= f1hz;

              dp1<= '1';

      elsif se10 = '1' then

              fref <= f10hz;

              dp2 <= '1';

      elsif se100 = '1' then

              fref <= f100hz;

              dp3 <='1';

      end if;

   end process;

end Behavioral;

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

use IEEE.STD_LOGIC_ARITH.ALL;

use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity control is

    Port ( Bsignal : in std_logic;

           Gate : out std_logic;

           Reset : out std_logic;

           latch : out std_logic);

end control;

architecture Behavioral of control is

                signal G1,G2: std_logic:='0';

begin

process(Bsignal,G1)

                begin

                            if rising_edge(Bsignal) then

                                 G1<=not G1;

                            end if;

                            if falling_edge(bsignal) then

                                          G2<=not G1;

                            end if;            

end process;

                            gate<=G1;

                            latch<=G2;

                            reset<=(not bsignal)and(not G1)and (G2);

end Behavioral;