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AD采樣的FPGA程序書寫 Verilog代碼

[復(fù)制鏈接]
ID:522075 發(fā)表于 2019-4-26 11:05 | 顯示全部樓層 |閱讀模式
提供一段AD采樣的FPGA程序
程序如下

Verilog源程序如下:
  1. //---------------------------------------------------------------------------
  2. //--        文件名                :        Ad_Module.v
  3. //--        作者                :        ZIRCON
  4. //--        描述                :        AD模塊
  5. //---------------------------------------------------------------------------

  7. `define AD_CLK_TIME                        10'd49        //1.1M, 909ns,909 / (1 / 50M) = 45 =0x2D
  8. `define AD_CLK_TIME_HALF        10'd24        //909ns / 2 = 454.5ns 45 / 2 = 22        

  10. module Ad_Module
  11. (        
  12.         //Input
  13.         CLK_50M,RST_N,
  14.         //Output
  15.         AD_CS,AD_CLK,AD_DATA,data_out
  16. );
  17.         
  18. //---------------------------------------------------------------------------
  19. //--        外部端口聲明
  20. //---------------------------------------------------------------------------
  21. input                                        CLK_50M;                                //時(shí)鐘的端口,開發(fā)板用的50M晶振
  22. input                                        RST_N;                                //復(fù)位的端口,低電平復(fù)位
  23. input                                        AD_DATA;                                //AD數(shù)據(jù)端口
  24. output                                AD_CS;                                //AD片選端口
  25. output                                AD_CLK;                                //AD時(shí)鐘端口，最大不超過1.1MHz
  26. output        [ 7:0]        data_out;                        //AD模數(shù)轉(zhuǎn)換完成的數(shù)據(jù)輸出


  29. //---------------------------------------------------------------------------
  30. //--        內(nèi)部端口聲明
  31. //---------------------------------------------------------------------------
  32. reg                                        AD_CS;                                //AD片選信號(hào)端口
  33. reg                                        AD_CS_N;                                //AD_CS的下一個(gè)狀態(tài)
  34. reg                                        AD_CLK;                                //AD時(shí)鐘，最大不超過1.1MHz
  35. reg                                        AD_CLK_N;                        //AD_CLK的下一個(gè)狀態(tài)

  37. reg                [ 2:0]        ad_fsm_cs;                        //狀態(tài)機(jī)的當(dāng)前狀態(tài)
  38. reg                [ 2:0]        ad_fsm_ns;                        //狀態(tài)機(jī)的下一個(gè)狀態(tài)

  40. reg                [ 5:0]        time_cnt;                        //用于記錄一個(gè)時(shí)鐘所用時(shí)間的定時(shí)器
  41. reg                [ 5:0]        time_cnt_n;                        //time_cnt的下一個(gè)狀態(tài)
  42. reg                [ 5:0]        bit_cnt;                                //用來記錄時(shí)鐘周期個(gè)數(shù)的計(jì)數(shù)器
  43. reg                [ 5:0]        bit_cnt_n;                        //bit_cnt的下一個(gè)狀態(tài)

  45. reg                [ 7:0]        data_out;                        //用來保存穩(wěn)定的AD數(shù)據(jù)
  46. reg                [ 7:0]        data_out_n;                        //data_out的下一個(gè)狀態(tài)
  47. reg                [ 7:0]        ad_data_reg;                //用于保存數(shù)據(jù)的移位寄存器
  48. reg                [ 7:0]        ad_data_reg_n;                //ad_data_reg_n的下一個(gè)狀態(tài)

  50. parameter        FSM_IDLE                        = 3'h0;        //狀態(tài)機(jī)的初始狀態(tài)；
  51. parameter        FSM_READY                = 3'h1;        //滿足CS有效時(shí)的第一個(gè)1.4us的延時(shí)狀態(tài)
  52. parameter        FSM_DATA                        = 3'h2;        //讀取8個(gè)數(shù)據(jù)狀態(tài)
  53. parameter        FSM_WAIT_CONV        = 3'h3;        //等待轉(zhuǎn)換狀態(tài),等待17us;
  54. parameter        FSM_END                        = 3'h4;        //結(jié)束的狀態(tài)

  56. //---------------------------------------------------------------------------
  57. //--        邏輯功能實(shí)現(xiàn)        
  58. //---------------------------------------------------------------------------
  59. //時(shí)序電路,用來給ad_fsm_cs寄存器賦值
  60. always @ (posedge CLK_50M or negedge RST_N)
  61. begin
  62.         if(!RST_N)                                                                //判斷復(fù)位
  63.                 ad_fsm_cs <= 1'b0;                                //初始化ad_fsm_cs值
  64.         else
  65.                 ad_fsm_cs <= ad_fsm_ns;                        //用來給ad_fsm_ns賦值
  66. end

  68. //組合電路,用來實(shí)現(xiàn)狀態(tài)機(jī)
  69. always @ (*)
  70. begin
  71.         case(ad_fsm_cs)                                                //判斷狀態(tài)機(jī)的當(dāng)前狀態(tài)
  72.                 FSM_IDLE:
  73.                                                                                                 //3 x 0.909us = 2.727us用于初始化延時(shí)
  74.                         if((bit_cnt == 6'd2 ) && (time_cnt == `AD_CLK_TIME))
  75.                                 ad_fsm_ns = FSM_READY;        //如果空閑狀態(tài)完成就進(jìn)入延時(shí)狀態(tài)
  76.                         else
  77.                                 ad_fsm_ns = ad_fsm_cs;        //否則保持原狀態(tài)不變
  78.                 FSM_READY:
  79.                                                                                                 //2 x 0.909us = 1.818us用于延遲1.4us
  80.                         if((bit_cnt == 6'd2 ) && (time_cnt == `AD_CLK_TIME))
  81.                                 ad_fsm_ns = FSM_DATA;        //如果延時(shí)狀態(tài)完成就進(jìn)入讀取數(shù)據(jù)狀態(tài)
  82.                         else
  83.                                 ad_fsm_ns = ad_fsm_cs;  //否則保持原狀態(tài)不變
  84.                 FSM_DATA:
  85.                                                                                                 //讀取數(shù)據(jù)8位，1~8個(gè)時(shí)鐘脈沖
  86.                         if((bit_cnt == 6'd8 ) && (time_cnt == `AD_CLK_TIME))
  87.                                 ad_fsm_ns = FSM_WAIT_CONV;//如果讀取數(shù)據(jù)狀態(tài)完成就進(jìn)入等待狀態(tài)
  88.                         else
  89.                                 ad_fsm_ns = ad_fsm_cs;        //否則保持原狀態(tài)不變               
  90.                 FSM_WAIT_CONV:
  91.                                                                                                 //19 x 0.909us = 17.271us用于延遲17us
  92.                         if((bit_cnt == 6'd10) && (time_cnt == `AD_CLK_TIME))
  93.                                 ad_fsm_ns = FSM_END;                //如果等待狀態(tài)完成就進(jìn)入讀取狀態(tài)
  94.                         else
  95.                                 ad_fsm_ns = ad_fsm_cs;        //否則保持原狀態(tài)不變  
  96.                 FSM_END:                                                               
  97.                         ad_fsm_ns = FSM_READY;                //完成一次數(shù)據(jù)轉(zhuǎn)換,進(jìn)入下一次轉(zhuǎn)換
  98.                 default:ad_fsm_ns = FSM_IDLE;                                
  99.         endcase
  100. end

  102. //時(shí)序電路,用來給time_cnt寄存器賦值
  103. always @ (posedge CLK_50M or negedge RST_N)
  104. begin
  105.         if(!RST_N)                                                                //判斷復(fù)位
  106.                 time_cnt <= 6'h0;                                        //初始化time_cnt值
  107.         else
  108.                 time_cnt <= time_cnt_n;                        //用來給time_cnt賦值
  109. end

  111. //組合電路,實(shí)現(xiàn)0.909us的定時(shí)計(jì)數(shù)器
  112. always @ (*)
  113. begin
  114.         if(time_cnt == `AD_CLK_TIME)                //判斷0.909us時(shí)間
  115.                 time_cnt_n = 6'h0;                                //如果到達(dá)0.909us,定時(shí)器清零
  116.         else
  117.                 time_cnt_n = time_cnt + 6'h1;        //如果未到0.909us,定時(shí)器繼續(xù)加1
  118. end

  120. //時(shí)序電路,用來給bit_cnt寄存器賦值
  121. always @ (posedge CLK_50M or negedge RST_N)
  122. begin
  123.         if(!RST_N)                                                                //判斷復(fù)位
  124.                 bit_cnt <= 6'h0;                                        //初始化bit_cnt值
  125.         else
  126.                 bit_cnt <= bit_cnt_n;                        //用來給bit_cnt賦值
  127. end

  129. //組合電路,用來記錄時(shí)鐘周期個(gè)數(shù)的計(jì)數(shù)器
  130. always @ (*)
  131. begin
  132.         if(ad_fsm_cs != ad_fsm_ns)                        //判斷狀態(tài)機(jī)的當(dāng)前狀態(tài)
  133.                 bit_cnt_n = 6'h0;                                        //如果當(dāng)前的狀態(tài)不等于下一個(gè)狀態(tài),計(jì)時(shí)器就清零
  134.         else if(time_cnt == `AD_CLK_TIME_HALF)//判斷0.4545us時(shí)間
  135.                 bit_cnt_n = bit_cnt + 6'h1;        //如果到達(dá)0.4545us,計(jì)數(shù)器就加1
  136.         else
  137.                 bit_cnt_n = bit_cnt;                                //否則計(jì)數(shù)器保持不變
  138. end

  140. //時(shí)序電路,用來給AD_CLK寄存器賦值
  141. always @ (posedge CLK_50M or negedge RST_N)
  142. begin
  143.         if(!RST_N)                                                                //判斷復(fù)位
  144.                 AD_CLK <= 1'h0;                                        //初始化AD_CLK值
  145.         else
  146.                 AD_CLK <= AD_CLK_N;                                //用來給AD_CLK賦值
  147. end

  149. //組合電路,用來生成AD的時(shí)鐘波形
  150. always @ (*)
  151. begin
  152.         if(ad_fsm_cs != FSM_DATA)                        //判斷狀態(tài)機(jī)的當(dāng)前狀態(tài)
  153.                 AD_CLK_N = 1'h0;                                        //如果當(dāng)前的狀態(tài)不等于讀取數(shù)據(jù)狀態(tài),AD_CLK_N就置0
  154.         else if(time_cnt == `AD_CLK_TIME_HALF)//判斷0.4545us時(shí)間
  155.                 AD_CLK_N = 1'h1;                                        //如果到達(dá)0.4545us,ADC_CLK_N就置1
  156.         else if(time_cnt == `AD_CLK_TIME)//判斷0.909us時(shí)間
  157.                 AD_CLK_N = 1'h0;                                        //如果到達(dá)0.909us,AD_CLK_N就置0
  158.         else
  159.                 AD_CLK_N = AD_CLK;                                //否則保持不變
  160. end

  162. //時(shí)序電路,用來給AD_CS寄存器賦值
  163. always @ (posedge CLK_50M or negedge RST_N)
  164. begin
  165.         if(!RST_N)                                                                //判斷復(fù)位
  166.                 AD_CS <= 1'h0;                                                //初始化AD_CS值
  167.         else
  168.                 AD_CS <= AD_CS_N;                                        //用來給AD_CS賦值
  169. end

  171. //組合電路,用來生成AD的片選波形
  172. always @ (*)
  173. begin
  174.         if((ad_fsm_cs == FSM_DATA) || (ad_fsm_cs == FSM_READY))//判斷狀態(tài)機(jī)的當(dāng)前狀態(tài)
  175.                 AD_CS_N = 1'h0;//如果當(dāng)前的狀態(tài)等于讀取數(shù)據(jù)狀態(tài)或等于延時(shí)1.4us狀態(tài),AD_CS_N就置0
  176.         else
  177.                 AD_CS_N = 1'h1;//如果當(dāng)前的狀態(tài)不等于讀取數(shù)據(jù)狀態(tài)或不等于延時(shí)1.4us狀態(tài),AD_CS_N就置1
  178. end

  180. //時(shí)序電路,用來給ad_data_reg寄存器賦值
  181. always @ (posedge CLK_50M or negedge RST_N)
  182. begin
  183.         if(!RST_N)                                                                //判斷復(fù)位
  184.                 ad_data_reg <= 8'h0;                                //初始化ad_data_reg值
  185.         else
  186.                 ad_data_reg <= ad_data_reg_n;        //用來給ad_data_reg賦值
  187. end

  189. //組合電路,將AD線上的數(shù)據(jù)保存到移位寄存器中
  190. always @(*)
  191. begin
  192.         if((ad_fsm_cs == FSM_DATA) && (!AD_CLK) && (AD_CLK_N))//判斷每一個(gè)時(shí)鐘的上升沿
  193.                 ad_data_reg_n = {ad_data_reg[6:0],AD_DATA};//將數(shù)據(jù)存入移位寄存器中,高位優(yōu)先
  194.         else
  195.                 ad_data_reg_n = ad_data_reg;        //否則保持不變
  196. end

  198. //時(shí)序電路,用來給data_out寄存器賦值
  199. always @ (posedge CLK_50M or negedge RST_N)
  200. begin
  201.         if(!RST_N)                                                                //判斷復(fù)位
  202.                 data_out <= 8'h0;                                        //初始化data_out值
  203.         else
  204.                 data_out <= data_out_n;                        //用來給data_out賦值
  205. end

  207. //組合電路,將移位寄存器中的數(shù)據(jù)存入data_out中,可用于輸出
  208. always @ (*)
  209. begin
  210.         if(ad_fsm_cs == FSM_END)                        //判斷復(fù)位
  211.                 data_out_n = ad_data_reg;                //初始化data_out值
  212.         else
  213.                 data_out_n = data_out;                        //用來給data_out賦值
  214. end

  216. endmodule
復(fù)制代碼

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ID:537367 發(fā)表于 2019-5-15 20:34 | 顯示全部樓層
這個(gè)怎么不出波形
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ID:539601 發(fā)表于 2019-5-16 09:52 | 顯示全部樓層
厲害正是我要的 謝樓主了
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ID:302158 發(fā)表于 2019-10-8 16:01 | 顯示全部樓層
fpga對(duì)ad芯片采集到的數(shù)據(jù)怎么處理
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ID:637023 發(fā)表于 2019-11-6 20:59 | 顯示全部樓層
好東西啊
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