案例4. 當(dāng)收到en=1時(shí)，dout間隔1個(gè)時(shí)鐘后，產(chǎn)生2個(gè)時(shí)鐘周期的高電平脈沖，并且重復(fù)3次。
上面波形圖顯示了描述的功能。第3個(gè)時(shí)鐘上升沿收到en==1，所以dout間隔1個(gè)時(shí)鐘后變1并且持續(xù)2個(gè)時(shí)鐘周期，這個(gè)動(dòng)作重復(fù)3次，結(jié)束。
看到大于1的數(shù)字，就知道要計(jì)數(shù)。下面的計(jì)數(shù)方式非常普遍： 即用一個(gè)計(jì)數(shù)器，從頭數(shù)到尾。這個(gè)計(jì)數(shù)器的設(shè)計(jì)很簡單，但產(chǎn)生dout信號(hào)就不容易了。
明德?lián)P推薦的計(jì)數(shù)方式如下： 利用2個(gè)計(jì)數(shù)器。cnt0就如案例2一樣，數(shù)的是間隔和高電平時(shí)鐘；而計(jì)數(shù)器cnt1數(shù)的是重復(fù)次數(shù)。 如案例2相同，需要添加信號(hào)flag_add來指示cnt0的加1區(qū)域，波形如下圖。 所以cnt0的加1條件是flag_add==1，計(jì)數(shù)3個(gè)就清零。 仔細(xì)觀察cnt1可以看到，每次cnt0數(shù)完后，cnt1就會(huì)加1。所以cnt1的加1條件是end_cnt0，計(jì)數(shù)3個(gè)就清零。從而我們可以設(shè)計(jì)出cnt0和cnt1的代碼，輸入Jsq2，即可調(diào)出模板。
flag_add有兩個(gè)變化點(diǎn)：變1和變0。變1是因?yàn)?/font>en==1，變0是因?yàn)橹貜?fù)次數(shù)都完了，也就是end_cnt1。所以flag_add代碼如下。
dout有兩個(gè)變化點(diǎn)：變1和變0。在cnt0數(shù)到1時(shí)（一個(gè)間隔）時(shí)變1，在cnt0數(shù)完時(shí)變0，所以dout的代碼如下。
至此，本工程的主體程序已經(jīng)設(shè)計(jì)完畢，之后需要讀者補(bǔ)充信號(hào)定義、輸入輸出定義了。
將module的名稱定義為my_ex3。并且我們已經(jīng)知道該模塊有5個(gè)信號(hào)：clk、rst_n、en和dout。為此，代碼如下：
其中clk、rst_n、en是輸入信號(hào)，dout是輸出信號(hào)，并且4個(gè)信號(hào)都是1比特的，根據(jù)這些信息，我們補(bǔ)充輸入輸出端口定義。代碼如下：
接下來定義信號(hào)類型。 cnt0是用always產(chǎn)生的信號(hào)，因此類型為reg。cnt0計(jì)數(shù)的最大值為2，需要用2根線表示，即位寬是2位。add_cnt0和end_cnt0都是用assign方式設(shè)計(jì)的，因此類型為wire。并且其值是0或者1，1個(gè)線表示即可。因此代碼如下： cnt1是用always產(chǎn)生的信號(hào)，因此類型為reg。cnt1計(jì)數(shù)的最大值為2，需要用2根線表示，即位寬是2位。add_cnt1和end_cnt1都是用assign方式設(shè)計(jì)的，因此類型為wire。并且其值是0或者1，1個(gè)線表示即可。因此代碼如下： dout是用always方式設(shè)計(jì)的，因此類型為reg。并且其值是0或者1，1根線表示即可。因此代碼如下：
flag_add是用always方式設(shè)計(jì)的，因此類型為reg。并且其值是0或者1，1根線表示即可。因此代碼如下：
至此，整個(gè)代碼的設(shè)計(jì)工作已經(jīng)完成。整體代碼如下： 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 | module my_ex4( clk , rst_n , en , dout );
input clk ; input rst_n ; input en ; output dout ;
reg [ 1:0] cnt0 ; wire add_cnt0 ; wire end_cnt0 ;
reg [ 1:0] cnt1 ; wire add_cnt1 ; wire end_cnt1 ; always @(posedge clk or negedge rst_n)begin if(!rst_n)begin cnt0 <= 0; end else if(add_cnt0)begin if(end_cnt0) cnt0 <= 0; else cnt0 <= cnt0 + 1; end end
assign add_cnt0 = flag_add==1; assign end_cnt0 = add_cnt0 && cnt0==3-1 ;
always @(posedge clk or negedge rst_n)begin if(!rst_n)begin cnt1 <= 0; end else if(add_cnt1)begin if(end_cnt1) cnt1 <= 0; else cnt1 <= cnt1 + 1; end end
assign add_cnt1 = end_cnt0; assign end_cnt1 = add_cnt1 && cnt1==3-1 ;
reg flag_add ;
always @(posedge clk or negedge rst_n)begin if(rst_n==1'b0)begin flag_add <= 0; end else if(en==1)begin flag_add <= 1; end else if(end_cnt1)begin flag_add <= 0; end end
reg dout ;
always @(posedge clk or negedge rst_n)begin if(rst_n==1'b0)begin dout <= 0; end else if(add_cnt0 && cnt0==1-1)begin dout <= 1; end else if(end_cnt0)begin dout <= 0; end end
endmodule |
本題中，我們?cè)O(shè)計(jì)了2個(gè)計(jì)數(shù)器，從而使得dout的設(shè)計(jì)非常簡單。計(jì)數(shù)器的組合使用，對(duì)設(shè)計(jì)的復(fù)雜度有非常大的影響。合理和正確使用，將能設(shè)計(jì)出賞心悅目的代碼。
| 
QQ好友和群
QQ空間
騰訊微博
騰訊朋友
收藏
淘帖
頂
踩
