一、實(shí)驗(yàn)?zāi)康?/strong>（1）熟悉QUARTUS II軟件的VHDL使用及設(shè)計(jì)流程；
（2）掌握VHDL的基本編程方法；
（3）學(xué)習(xí)基本組合邏輯門電路的設(shè)計(jì)、仿真和硬件測試。
二、實(shí)驗(yàn)原理首先利用QUARTUS II建立工程項(xiàng)目，在工程項(xiàng)目中建立VHDL文件，完成4選1數(shù)據(jù)選擇器的文本編輯輸入和仿真測試等步驟，測試通過之后，在實(shí)驗(yàn)儀上進(jìn)行硬件測試，以驗(yàn)證本實(shí)驗(yàn)項(xiàng)目設(shè)計(jì)的功能。
三、主要儀器及耗材本實(shí)驗(yàn)使用的主要儀器：PC機(jī)，實(shí)驗(yàn)儀。
本實(shí)驗(yàn)使用的軟件：Quartus II9.0。
四、實(shí)驗(yàn)內(nèi)容和步驟1、實(shí)驗(yàn)內(nèi)容
（1）用Quartus II建立工程
（2）用VHDL語言設(shè)計(jì)4選1數(shù)據(jù)選擇器
（3）用文本輸入法輸入
（4）編譯，改錯，直至程序編譯通過
（5）仿真，驗(yàn)證所設(shè)計(jì)電路的正確性
（6）下載到實(shí)驗(yàn)儀，進(jìn)一步驗(yàn)證所設(shè)計(jì)電路在目標(biāo)板上運(yùn)行的正確性
2、實(shí)驗(yàn)步驟
（1）在所使用的計(jì)算機(jī)上建立自己的文件夾（注：請建立在非C盤中）；如圖1-1所示。
圖 1-1文件的創(chuàng)建
（2）打開Quartus II，選擇file-----New Project Wizard...
彈出如下窗口，本窗口介紹創(chuàng)建一個工程需要執(zhí)行的設(shè)置，如圖1-2、圖1-3。點(diǎn)擊next。建立完成工程項(xiàng)目，注意觀察Quartus II界面變化。
圖1-2工程的設(shè)置
圖1-3工程的設(shè)置
圖1-4文件名稱的設(shè)置
圖 1-5文件的位置名稱設(shè)置
圖1-6選擇FPGA板型號
（3）單擊工具欄中的new（或菜單命令：File?New），在出現(xiàn)的對話框中選擇VHDL File，點(diǎn)擊OK，如圖1-7。
圖 1-7VHDL文件的創(chuàng)建
（4）輸入設(shè)計(jì)程序
（5）全程編譯，如圖1-8。
圖1-8工程文件編譯
（6）時序仿真。
單擊new，在出現(xiàn)的對話框中選擇第二個標(biāo)簽“Other Files”，選擇“Vector Waveform File”，點(diǎn)擊OK。
選擇菜單View下“Utility Windows”中的“Node Finder”，出現(xiàn)“Node Finder”對話框。在“Node Finder”對話框中，上面中間的“Filter”右邊下拉列表框中選擇“Pin：all”，點(diǎn)擊“l(fā)ist”按鈕，將出現(xiàn)的端口信息按需要拖入波形窗口中。
設(shè)置輸入波形，保存波形文件。如需要修改仿真時間，點(diǎn)擊Edit菜單下的End Time。保存波形文件。
時序仿真，仔細(xì)讀仿真報(bào)告，判斷電路的正確性；如不正確，修改程序，重新編譯、仿真，直至設(shè)計(jì)的電路完全正確。如下圖。
圖 1-9仿真時序的設(shè)置
圖1-10設(shè)置仿真時鐘與周期
圖1-11仿真波形
（7）時序仿真通過之后，根據(jù)實(shí)驗(yàn)儀上的芯片型號，在Quartus II工程項(xiàng)目中選擇對應(yīng)的芯片型號，進(jìn)行適配（即將設(shè)計(jì)端口與芯片的管腳進(jìn)行鎖定），重新編譯，通過之后，下載到實(shí)驗(yàn)儀，進(jìn)行硬件仿真驗(yàn)證。
為端口選擇相應(yīng)的管腳。選擇4號5號管腳，下載成功的話，測量這兩管腳應(yīng)該一個高電平，一個低電平。
下載：在mode中選擇JTAG，如果沒有出現(xiàn)下載文件，手動選擇add file....選擇CPLDtest.pof文件。
選擇編程器：點(diǎn)擊Hadware Setup..彈出對話框中選擇，usb blaster，單擊close，勾選相應(yīng)配置選項(xiàng)，單擊start開始下載程序。進(jìn)度條都100%時說明下載完成。0%到100%，本次下載用了25秒鐘，如果進(jìn)度條很快幾秒鐘就到100%說明沒成功下載。最后，萬用表測量芯片管腳（4號高電平，5號低電平）。驗(yàn)證程序確實(shí)下載OK。
（8）關(guān)閉工程。點(diǎn)擊菜單下的close project，關(guān)閉當(dāng)前工程項(xiàng)目。
五、實(shí)驗(yàn)注意事項(xiàng)1、先在QUARTUS II中進(jìn)行編輯、編譯、仿真測試，直到驗(yàn)證結(jié)果正確為止。
2、實(shí)驗(yàn)儀使用：先給實(shí)驗(yàn)儀連接好電源線后，再上電，然后用數(shù)據(jù)線將實(shí)驗(yàn)儀上左邊中部的電子設(shè)計(jì)下載口（JP4—ByteBlasterII）與FPGA目標(biāo)板上的JTAG Port連接起來，用下載線將實(shí)驗(yàn)儀與PC的并口進(jìn)行連接；再將其邊上的“下載允許”按鍵撥到“DLOAD”，再通過芯片選擇開關(guān)切換到“To_FPGA”。連接好后，即可下載進(jìn)行硬件實(shí)測。
六、實(shí)驗(yàn)報(bào)告要求寫出正確的程序，給出正確的仿真波形圖，并簡要說明實(shí)驗(yàn)中遇到的問題及解決方法。
library ieee;
use ieee.std_logic_1164.all;
entity mux41a is
port( s: in std_logic_vector(1downto 0);
d0,d1,d2,d3: in std_logic;
y: out std_logic);
end mux41a;
architecture one of mux41a is
begin
y<=d0 when s=”00” else
d1 when s=”01” else
d2 when s=”10” else
d3
end architecture one;
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